Kobe University Repository : Thesis
学位論文題目Tit le 低電圧動作に向けた低電力ディジタル集積回路設計に関する研究
氏名Author 雫, 譲
専攻分野Degree 博士（工学）
学位授与の日付Date of Degree 2016-03-25
公開日Date of Publicat ion 2017-03-01
資源タイプResource Type Thesis or Dissertat ion / 学位論文
報告番号Report Number 甲第6637号
権利Rights
JaLCDOI
URL http://www.lib.kobe-u.ac.jp/handle_kernel/D1006637※当コンテンツは神戸大学の学術成果です。無断複製・不正使用等を禁じます。著作権法で認められている範囲内で、適切にご利用ください。
PDF issue: 2020-11-02
博 士 論 文
低電圧動作に向けた
低電力ディジタル集積回路設計に関する研究
成 28 1 月
神戸大学大学院工学研究科
雫 譲
i
内容梗概
近 ， ンや ッ 端 携帯型 機器 普及
伴い，Internet of Things IoT 代表さ 世代型情報化社会 実現 向 ，
高機能 大規模集積回路 LSI：Large Scale Integration 重要性 増 い 。
世代型情報化社会 ， ン ュ う 情報 通信機器 ，身 回
様々 通信機能 付加 ， 能動的 ッ ワ
接続 ，相互通信 制御 行う。 ンや自動車，農作物 い あ
ゆ ン 載 ，世界中 い 必要 情報
得 可能 。
う 世代型情報化社会 実現 向 ，
ン LSI あ 。 ン LSI ，電源回路 ッ ， 回路 ッ ，
回路 ッ ， ッ ， 通信 ッ 構成さ 。 ，小
型化 軽量化 求 ン LSI 電源 ， ン ッ や自然
利用 想定さ 。 ン ッ や自然 得 電
力 電圧 限 ， ン LSI 内部 各種回路 ， 消費電力
電源電圧 安定 動作 不可 。
集積回路 小型化， 消費電力化 関 ， 微細化 実現
，90 nm以降 非常 微細 い ，回路全体 消費電力
対 電力 割合 増加 ，単純 微細化や電源電圧 困難
い 。 ， 微細化 頼 ，回路設計技術
消費電力化 重要 。一方 ，環境 ン う 高機能 高性能 ッ
必要 い状況 消費電力化 目的 ， ン ッ ョ
領域 特性 利用 回路 設計手法 あ 。 ッ ョ 領域 ，
電源電圧 ン い値電圧 Vth 以 動作領域 あ ，通常 あ
ii
ば µA 程度 電流消費 ，nA 抑制 。 来 ，
ン 状態 さ 動作領域 あ ，回路構成 工夫 消
費電力化 可能 。 ， ン ッ ョ 領域 利用
回路設計 ，集積回路 消費電力化手法 注目さ い 。 ，
ッ ョ 領域動作 消費電力 大幅 削減 一方，回路性能 ン
形状ば ， い値電圧 変動，電源電圧 変動， 温度変化 大
影響 劣化 ， ン 制約 満 困難 場
合 あ 。 解決 ， 電圧 動作保障用 付加回路 追加
考え ，付加回路 消費電力や遅延 増加 懸念さ 。以
， ッ ョ 領域 利用 回路設計 ，回路 安定動作 安定動作
実現 必要 各種 ッ い 十分 考慮 必要 あ 。
論文 ， 集積回路 消費電力化手法 ，回路
工夫 消費電力化 ，電源電圧 減 向 回路構成 工夫
消費電力化 2 採用 ， 消費電力 LSI実現へ向 回路設
計手法 提案 目的 。
研究 ，大 分 以 3 構成さ 。
1) 乗算器 桁 吸収回路 消費電力化手法
2) 集積回路 向 要素回路 電圧動作 び 電力化手法
3) 極 電圧動作 向 高 効率非同期式 AES暗号回路 構築
第一 乗算器 桁 吸収回路 小面積化 び， 消費電力化
手法 提案 。Digital Signal Processor DSP 幅広 利用さ い 乗算
器 ，一般的 部分積生成部，部分積加算部，桁 吸収部 3 回路 ッ
構成さ い 。各回路 ッ ，必要 性能 応 様々 回路方
式 採用さ 。乗算器 桁 吸収部 ，回路性能
回避 ，高 動作 可能 回路構成 採用さ 。 ，部分積加
算部 桁 吸収部へ伝 信号 ， ッ 置 異 遅延 含
い ，遅延 考慮 高 動作 回路へ信号 入力 ，必要以
高 動作 消費電力 増加 。 ，部分積加算部 出力信号 含
遅延 考慮 ，桁 吸収部 ッ 置 3 ッ 分割 ，
遅延 対応さ 回路構成 適用 電力化 実現 設計
方式 提案 。提案回路 効果 確認 ，SPICE ュ ョン 比
iii
較評価 行 結果，提案回路 従来回路 比較 遅延時間 5.5%，消費電力
8.4%，PD積 13.5% 削減 効果 確認 。
第二 ，同期式順序回路 い 記憶素子 利用さ D ッ
ッ ，非同期式順序回路 い 通信 制御 利用さ C素子
い ，高 効率 小面積 回路構成 提案 。 集積回
路設計 回路性能，消費電力， 回路規模 決定 要素 ，
ン あ 。 ン 中 D ッ ッ 広 利用さ
，消費電力 回路全体 消費電力 20~30% 占 ， 消費電力化
強 求 。 ， ッ ョ 領域動作 利用 回路 ，
D ッ ッ 回路 最 動作可能電圧 決定 ， 電源電圧
い 安定 動作 求 。 ， ン 利用
さ D ッ ッ ，一般 ッ ン ン ッ ョン
構成さ ， 電圧動作 不向 あ 。 ， ッ CMOS
構成 ， 電圧時 動作安定性 向 さ 電力 D ッ ッ
提案 。提案回路 ッ 設計 試作 行 ，実測 評価 行
結果，電源電圧 0.352 V い 5.9 nW 消費電力 動作 ，TGFF 比較
消費電力 13% 削減可能 あ 確認 。C素子回路 関 ，高
効率 小面積 回路構成 提案 。提案回路 ，基 的 C素子 構
成 含 ン ッ 部 出力端子 ，pMOSFET 抵抗 挿入
， ン ッ 部 遅延 発生さ ，入力段 信号 出力端子
正常 伝 構成 。提案回路 利用 ，VDD = 1.08 V い PD
積 最小 4.32 aJ ，従来 ッ C素子 比較 ，9.3% PD積削
減 実現 。
第 ，共通鍵暗号 利用さ あ AES Advanced
Encryption Standard 一処理 ， 文 暗号文 相関 壊 仕組 あ
S-BOX 演算 い ，非同期式回路 構成 手法 提案 。 世代型情報
化社会 い ，無線通信 情報伝達 ，通信内容 生体信号 個人
情報や，自動車 車両情報 い 情報 含 い 場合，外部 傍
防 通信内容 暗号化 必要 あ 。AES ，広 利用さ い 暗号化
あ ，Bluetooth 通信 暗号化 機器 い 普
及 い 。 ，AES 実現 回路 消費電力 µW あ ，
iv
機器や ン LSI ッ 容量 制限 あ 機器 い
，長時間駆動 実現 困難 。 ， 効率 高い AES 回路
実現へ向 ，AES回路 主要 演算回路 あ S-BOX 回路 い 非同期式
回路方式 採用 構築 。S-BOX 回路 ッ ョ 領域動作 可能
， 電源電圧化 び高 効率化 図 。提案回路 ッ 設
計 試作 行 測定 行 結果，提案非同期式 S-BOX 回路 ，電源電圧
330 mV い 0.99 pJ 実現 ，同期式S-BOX回路 比較 消費
12% 削減可能 。非同期式回路方式 ， ッ ョ 領域や ッ
ョ 領域 動作 有効 あ 確認 。
研究 ， 消費電力 LSI 実現 ，従来 微細化
う単純 電圧化 頼 い，回路構成 工夫 消費電力回路設計技術
提案 実現 。 ュ ョン評価 び試作 ッ 実測評価 ，回路構
成や 工夫 消費電力 削減効果 高 可能 ，
回路設計技術 消費電力 LSI 実現 可能 あ 示 。
v
目 次
第 1 章 緒 論 1
第 2 章 ディジタル集積回路の低電力設計技術 9
2.1 緒言 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 9
2.2 半導体集積回路の技術背景 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 10
2.3 低電力回路設計技術 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 12
2.3.1 多電源電圧化 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 13
2.3.2 サ ッ ョ ド領域動作を利用 た回路設計 · · · · · · · · · · · · · · · · · · · · · · · · · 14
2.3.2.1 サ ッ ョ ド タ 回路の遅延補正技術 · · · · · · · · · · · · · 15
2.3.2.2 DLS Dynamic Leakage Suppression ックに基づく
バッ Cortex M0+ セッサ · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 16
2.3.2.3 非同期式回路方式の利用 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 19
2.4 結言 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 19
第 3 章 乗算器にお る桁上 吸収回路の低電力化手法 23
3.1 緒言 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 23
3.2 乗算器の構成と動作 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 24
3.3 全加算器の構成と動作 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 25
3.3.1 全加算器の基本構成 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 25
3.3.2 全加算器の回路構成 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 26
vi
3.4 加算回路の種類 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 27
3.4.1 RCA Ripple Carry Adder の構成と動作 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 28
3.4.2 CLA Carry Lookahead Adder の構成と動作 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 28
3.4.3 Kogge-Stone Parallel Prefix Adderの構成と動作 · · · · · · · · · · · · · · · · · · · · · · · · · 29
3.4.4 APPNA Alternative Parallel Prefix Adder の構成と動作 · · · · · · · · · · · · · · · 31
3.4.5 Carry Bypass Adderの構成と動作 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 31
3.5 入力信号間の遅延差を考慮 た桁上げ吸収回路の低電力化手法 · · · · · · · · 32
3.5.1 入力信号間に生 る遅延 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 32
3.5.2 入力信号の遅延への対応 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 33
3.5.3 入力信号間に生 る遅延を考慮 た桁上げ吸収回路 · · · · · · · · · · · · · · · · · · · 34
3.6 回路 ュ ョンによる評価 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 35
3.6.1 ュ ョン条件と評価項目 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 35
3.6.2 比較評価に関 る結果と考察 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 36
3.7 結言 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 39
第 4 章 ディジタル CMOS LSIの低電圧動作に向 た要素回路の
低電力化手法 43
4.1 緒言 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 43
4.2 D ッ ッ の回路構成と動作 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 43
4.2.1 D ッ ッ の基本構成 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 44
4.2.2 従来 D ッ ッ の構成· · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 45
4.2.3 Contention-less D Flip-Flopの構成 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 47
4.3 Circuit-Shared Static D Flip-Flopの提案 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 49
4.4 D ッ ッ に関 る ュ ョン評価 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 50
vii
4.4.1 ュ ョン条件と評価項目 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 51
4.4.2 ュ ョンによる比較評価結果 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 51
4.5 D ッ ッ の実測評価 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 56
4.5.1 実測環境と評価条件 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 57
4.5.2 消費電力に関 る実測評価 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 57
4.5.3 遅延測定用回路の検討 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 58
4.5.4 遅延時間に関 る実測評価 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 65
4.6 C素子回路の動作と基本構成 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 69
4.6.1 の C素子 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 69
4.6.2 タ ック C素子 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 70
4.7 提案 る C素子回路 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 70
4.8 C素子に関 る ュ ョン評価 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 71
4.8.1 ュ ョン条件と評価項目 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 71
4.8.2 ュ ョンによる比較評価結果 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 72
4.9 結言 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 75
第 5 章 極低電圧動作に向 た高エネルギー効率
非同期式 AES S-BOX回路の構築 81
5.1 緒言 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 81
5.2 非同期式回路 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 82
5.2.1 束 タ方式の処理概要 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 83
5.2.2 二線方式の処理概要 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 83
5.3 低電圧 S-BOX回路に関 る検討 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 85
5.3.1 S-BOX回路の構築 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 85
viii
5.3.2 0.5 V対応同期式セ · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 86
5.3.3 0.5 V対応非同期式セ · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 87
5.4 ュ ョンによる評価 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 87
5.5 実測による評価 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 90
5.6 結言 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · 91
第 6 章 結 論 95
謝 辞 99
本研究に関する発表論文 101
1
第 1 章
緒論
近 ， ンや 端 携帯型 機器 及
伴い，Internet of Things IoT [1] や Wireless Body Area Networks WBAN [2]
代表さ 次世代型情報化社会 実現 向 ，高機能 大規模集積回路
LSI：Large Scale Integration 重要性 増 い 。
IoT ， ン ュ い 情報 通信機器 ，身 回 様々
通信機能 付加 ， 能動的 ワ 接続 ，相
互通信 制御 行う。今後実現 期待さ IoT 応用例 図 1.1 示 。
ンや自動車，農作物 い あ ゆ ン 載 ，
図 1.1 IoT 応用例
2 第 1 章 緒論
世界中 い 必要 情報 得 可能 。例えば，自動車
走行状況 得 周辺道路 交通情報 得 可能 や， ，
農作物 載 ン ，収穫時期や作物 生育状況 確認
可能 。
一方，WBAN ，図 1.2 示 う 人 体内や皮膚 小型 装着
装着者 得 ，日々 健康管理や患者 術後観察
役立 。IoT や WBAN 実現 ，多数 ン
必要 。 う ン 環境中や人体 設置 ，設置場所
制限や設置 個数 問題 ，小型 軽量 あ ，電池交換 必要 い
ン ン あ 強 望 。
記 う ，次世代型情報化社会 実現 向 ，図
1.3 示 ン LSI あ 。図 1.3 示 う ， ン LSI ，
ボ ュ う 電源回路 ，各種 ン や DAC Digital to
Analog Converter ，ADC Analog to Digital Converter う 回路
，DPS Digital Signal Processor や う 回路 ， RF
ン う 通信 構成さ 。 ， ン LSI 小型
軽量 必要 あ ， 電力 ン や自然
供給 想定 い 。 ン や自然 得
電力 電 一般的 小さ ，例えば代表的 ン 容量 約 200 mAh，
図 1.2 WBAN 例
3
陽電池 出力電 約 0.5 V 過 い。 ， ン LSI 内部
回路 ， 電力 電 安定 動作 求 。
研究 ， ン LSI 構成 回路 中 ，特
回路 電力化 び 電 化 着目 。
近 微細化 ，LSI 高集積化 び高性能化 実現 ，
， わち ン 長 90 nm 世代 ，電源電
約 1.0 V 減 ， ン ン 充放電電力 削
減 図 。一方 ，電源電 う回路 動作 度 回避
， ン い値電 Vth 減 必要 生 。90 nm 以前 世代
，電源電 び Vth 減 ， 回路 高性能化 電力化
両立 可能 あ 。 ，90 nm 以降 世代 Vth 減 い， ン
ソ 間電 ：VGS = 0 状態 流 電流 増加
， 電力 無視 点 問題 い [3]。 ，Vth 減
困難 ，電源電 関 1.0 V 以 減 困難 い 。
一方 ，さ 高い処理能力 必要 い回路 い ， ン
ョ 領域 特性 利用 設計手法 適用 。 ョ
領域 ，電源電 ン い値電 Vth 以 動作領域 あ ，図
1.4 示 水色背 部分 該当 。通常 あ ば数十～数百 µA
程度 電流消費 ，nA 抑制 。 ョ 領域 来， ン
状態 さ 領域 あ ，回路構成 工 極 電
図 1.3 ン LSI 概要
4 第 1 章 緒論
力 回路 設計 応用 ，LSI 電力化手法 注目さ い 。
ョ 領域 ， ン電流 Isub
Isub= µCOX η-1 Vth2 WL
expVGS-Vth
ηVth1-exp
-VDS
Vth (1.1)
式 表さ 。 ，µ 移動度，COX 酸化膜容量，η ョ
係数，Vth ン い値電 ，W ン 幅，L
ン 長，VGS ソ 間電 ，VDS ン ソ 間電
表 い 。 ョ 領域 ，消費電流 削減 消費電
力 大幅 削減 一方， ン電流 Isub Vth 依存 指数関数的 ば
，回路 安定動作 影響 及 点 課題 。 ，
ョ 領域 利用 回路設計 ，回路 安定動作 い 十分 考慮 必
要 あ 。
論文 ， 集積回路 電力化手法 ，回路
工 消費電力化 ，電源電 減 向 回路構成 工 消
費電力化 2 採用 ， 消費電力 LSI 実現 向 回路設計手
法 提案 目的 。
研究 ，大 分 以 3 構成さ 。
(a) 線形スケール (b) 対数スケール
図 1.4 MOSFET VGS-ID 特性 例
5
1) 乗算器 桁 吸収回路 電力化手法
2) 集積回路 電 動作 向 要素回路 電力化手法
3) 極 電 動作 向 高 効率非同期式 AES 暗号回路 構築
第一 い 述 。Digital Signal Processor DSP 幅広 利用
さ い 乗算器 ，一般 部分積生成部，部分積加算部，桁 吸収部 3
回路 構成さ い 。各回路 ，必要 性能 応
様々 回路方式 採用さ 。 えば部分積生成部 ，AND 並列や
利用さ ，部分積加算部 ，全加算器 多段接続や
Wallace 木や 4-2 木 う 木構造 利用さ 。さ ，乗算器
桁 吸収部 ，回路性能 回避 ，高 動作 可能
回路構成 採用さ 。 ，部分積加算部 桁 吸収部 伝 信号
， 置 異 遅延 含 い ，遅延 考慮 高 動作
回路 信号 入力 ，必要以 高 動作 消費電力 増加 。
，桁 吸収部 置 3 分割 ， 入力
信号遅延 対応さ 回路構成 適用 電力化 実現 設計方式
提案 。提案手法 ，桁 吸収部 入力信号 ，桁 吸収部内部
信号伝播 ン 揃え ，不要 信号遷移 消費電力 削減 ，
回路規模 縮小 。
第二 い 述 。 集積回路 多 ，様々 論理回路
性能 記さ CAD 利用 ，自動 配置 配線 行う
ン 方式 設計 実現さ い 。 ン 用
意さ 基 や複合 ， 各種 特性 ，設計
実現さ 集積回路 性能，電力，規模 各要素 決定 重要 要
素 。 ン 中 D [4] ，広 利用さ ，
消費電力 回路全体 消費電力 うち 20 ~ 30% 占 ， 消費電力化
強 求 。 ， ン ョ 領域動作 利用
回路 ，D 回路 最 動作可能電 決定 重要 要素
， 電 い 安定 動作 D 求 。
，従来 ン 含 D 多 ，
ン ン ョン 構成さ ， 電 動作 不向
あ 。 ， CMOS 構成 ， 電 動作 向
6 第 1 章 緒論
電力 D 提案 。 CMOS ， ン ョ
ン ン 論理 比較 電 動作安定性 高い点
特徴 あ 。提案手法 利用 ，従来手法 比較 電 時 安定性
確保 ， 電力化 実現 可能 。さ ，非同期式回路方式
い 通信 制御 利用さ C 素子 [5] 回路 関 ，高
効率， 小面積 回路構成 提案 。提案回路 ，基 的 C 素子 構成
含 ン 部 出力端子 ，pMOSFET 抵抗 挿入
ン 部 遅延 発生さ ，入力段 信号 出力端子 正
常 伝 構成 。
第 い 述 。IoT 次世代型情報化社会 ，通信機能
持 同士 無線通信 情報 や 行う。 ，通信内
容 生体信号 個人情報や，自動車 車両情報 い 情報 含 い
場合，外部 傍 防 通信内容 暗号化 必要 あ 。暗号化方式
，共通鍵暗号 公開鍵暗号 2 あ 。共通鍵暗号 利用さ
，RC4 Rivest’s Chipher 4 ，DES Data Encryption Standard ，3DES Triple
DES ，AES Advanced Encryption Standard あ 。 ，公開鍵暗号 利用さ
，RSA Rivest Shamir Adleman ，ElGamal あ 。中 ，
現 主流 い 方式 AES あ ，米国商務省標準技術局 NIST
制定さ DES 代わ 新世代標準暗号化方式 あ 。Bluetooth 通信
暗号化 ， 機器 暗号化 関 ，AES 広 利用
さ い 。 ，AES 消費電力 µW あ ， 機器や
ン LSI 容量 制限 あ 機器 い ，長時間駆動
実現 困難 。 ， 効率 高い AES 回路 実現 向
，AES 回路 主要 演算回路 あ ， 文 暗号文 相関 壊 仕組 あ
S-BOX 演算回路 い 非同期式回路方式 採用 構築 ， 電
化 び高 効率化 図 。非同期式回路方式 ，一般的 同期式回路
方式 利用さ 必要 ，回路 同士 動作完了
信号 相互 通信 や 行う。 ，回路 遅延時間
周波数 制限さ ，電源電 大幅 減 可能
。 ， 回路 消費電力
Ptotal=αtfCLVDD2 +ISCVDD+IleakVDD (1.2)
7
表さ 。 ，αt ン 確率，f 動作周波数，CL 負荷容量，VDD
電源電 ，ISC 貫通電流，Ileak 漏 電流 表 い 。式 (1.2) ，
電力 Ptotal 電源電 VDD 2 乗 比例 ，VDD 電 化 消費電力
削減 可能 。
8 第 1 章 緒論
参考文献
[1] K. Ashton, “That ‘Internet of Thing’s’ thing,” RFID Journal, 2009.
[2] S. Ullah, H. Higgins, B. Braem, B. Latre, C. Blondia, I. Moerman, S. Saleem,
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[3] International Technology Roadmap for Semiconductor 2006 update edition.
[4] V. G. Oklobdzija, V. M. Stojanovic, D. M. Markovic, and N. M. Nedovic,
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[5] D. E. Muller and W. S. Bartky, “A theory of asynchronous circuits,” in Pro-
ceedings of an International Symposium on the Theory of Switching, pp. 204-
243, 1959.
9
第 2 章
ィ タ 集積回路の低電力設計技術
2.1 緒言
本章 ，現 LSI 電力化 有効 さ い 回路設計技術 い 述
。 ， ン 微細化 ，LSI 高性能化，高集積化 び
電力化 実現 。 ， 65 nm や 45 nm 時代 突入
，数百 nm 世代 ン 問題 特性 起因 問
題 顕 化 。 一 特 問題 い ， ン 待機時
消費 電力 あ 。従来行わ 一定 比率 ン
長 縮 微細化 ，物理的 限界 あ 予測さ ，
主流 あ ン 構成方法 替わ 新 ン 向
技術開発 急務 い 。 近年 ，FinFET [1] い
技術 考案さ ， 世代型 ン や 技術 注目 集 い
。 ，新 技術 LSI 設計 移行 ，従来 設計 や回
路 ，さ CAD 機能 見直 必要 生 。 ，既存 数百
nm 世代 利用 ，回路 動作状況 応 電源電 や動作周波数
動的 制御 方式 電力化 図 ，微細化 先端 頼
い， 電力回路設計技術 重要 。
本章 構成 以 通 あ 。2.2 節 半 体集積回路 い 回
路設計 技術背 述 後，2.3 節 従来 回路設計技術 電力化
方法 示 。最後 ，2.4 節 本章 述 。
10 第 2 章 集積回路 電力設計技術
2.2 半導体集積回路の技術背景
近年，様々 機器 ，IoT Internet
of Things 代表さ 世代型情報化社会 実現 向 ，多様 情報 ン
ン ，処理 様々 機能 一 集積 SoC System on a
Chip 代表さ ，高機能 LSI 重要性 増 い 。 ， ン
寸法 一定 比率 縮 ン 則 ，主 微細化
LSI 性能向 成 。 微細化 ， ン
単体 動作 度向 消費電力削減 両立 高集積化 実現 。 ，
同一 面積 場合， ン 数 増加 全体 消費電
力 増加 。特 ，IoT う 世代型情報化社会 利用さ ン
サ LSI ，周辺環境や体内 大量 設置 ， 長時間駆動
求 。 ，LSI 電力化 必要 可 。 ，先端
回路 状態 あ ，充放電 無関 ン 漏 電流
消費さ 電力 増加 。 ， ン 全体 消費電力
対 電力 割合 増加 ， 電力化 妨 い [2]。
， 回路 消費 電力 い 述 。 回路 全消
費電力 Ptotal ，
leakscdyntotal PPPP ++= (2.1)
表 。第一項 Pdyn 充放電電力 表 ，CMOS 論理回路中
ン 負荷容量 充放電 行う際 消費さ 電力 あ 。 回路
nMOSFET，pMOSFET 2 種類 ン 利用 。
， ン ン 瞬時 替わ ば， 消費電力 動作
電力 。 実際 ，論理回路 動作以外 ， ン
的 電流特性 起因 第二項，第 項 示さ 電力 消費さ 。第二項
Psc 貫通電力 表 い 。貫通電力 ，CMOS 論理回路 出力 状態
遷移 過程 ，pMOSFET nMOSFET 両方 同時 ン 期間 電源
VDD GND 流 貫通電流 消費さ 電力 あ 。 第 項
Pleak ， 電力 表 い 。 電力 ，ソ や ン接合 逆方向電
流 う ， ン 状態 あ ソ ン間 流 サ
ョ 電流 消費さ 電力 あ 。 CMOS LSI
2.2 半 体集積回路 技術背 11
消費電力 い ，充放電電力 最 支配的 あ ， 電力回路設計 主
充放電電力 削減 焦点 当 。充放電電力 Pdyn ，
2
DDLtdyn VfCpP = (2.2)
示さ [3]，pt ン 確率，f 動作周波数，CL 負荷容量，VDD
電源電 表 。 さ 設定 ，充放電電力 削減
。特 ，充放電電力 電源電 2 乗 比例 ， 微細化
う 電源電 化 ，電力削減 効果的 あ 。一方 ， 伝播遅延 tpd
k 定数 ，
( )α
thDD
DDLpd
VV
VCkt
−= ， )3.1( ≈α (2.3)
近似さ [4]，電源電 い 伝搬遅延 増加 。通常
度 防 ， 電源電 化 同時 ン い値電 Vth
対処 。 ，VDD 同時 Vth さ 場合
DD0leak
th
10 VIP S
V−
= (2.4)
式 表さ 電力 Pleak 指数関数的 増加 。 ，I0 定数，S サ
ョ 数 あ 。式 (2.4) 表さ う ， 微細化
い Vth 減 進 ，CMOS LSI 全消費電力 対 電力 Pleak 割合
増加 。 う ，電源電 い値電 同時 減さ 電力
増加 深刻 ，LSI 電力化 高性能化 妨 要因 い 。
さ ，素子サ 縮 う製造ば 影響 い 深刻 問題
あ 。製造条件 変動 ， 長， 幅， 酸化膜厚
ン 形状 ば 発生 ， 均一 純物濃度 い
値電 変動 ， ン 電気的特性 影響 え 。
一方 ，第 1 章 言 う ，高 信号処理 必要 い LSI 関
，LSI 供給 電源電 い値電 Vth 以 極 電 ，
電力化 実現 。 う ，電源電 VDD Vth 以 領域
サ ョ 領域 呼び，nA 極 さ 消費電流 ン
駆動 。本来 ン 状態 さ 動作領域 あ ，微
電流 駆動 う回路構成 工 極 電力 回路 設計
12 第 2 章 集積回路 電力設計技術
。 ， ン サ ョ 領域 利用 回路設計
技術 ，LSI 電力化手法 注目さ い 。 ，サ ョ 領
域 ン ン電流 ， い値電 や ソ 間電
変動 対 指数関数的 変動 ，回路 安定性 問題 生 。サ
ョ 領域動作 利用 回路設計 ，回路 安定性確保 重要 。
以 う ， 微細化技術 電力化や，サ ョ 領域動
作 利用 電力化 様々 問題点 存 。 ，特 サ ョ
領域動作 利用 電力化 ，ば 影響 補 技術 利用
，高エ 効率 回路 実現 期待 。
2.3 低電力回路設計技術
， 電力 LSI 実現 ，具体的 回路設計技術 関 説明 。
90 nm 世代 ， 微細化 い， ン 則 い
，電源電 い値電 同時 減 ，高 化 電力化 両立
。 ， 微細化技術 発展 ，回路設計 特別 変更
加え ， 電源電 化 式 (2.2) 従 LSI 動作電力 削減
可能 あ 。 ，90 nm 世代以降 電流 増加
， い値電 い状況 陥 ，従来通 電 化 動作
度 維持 両立 困難 あ 。さ ，微細化 進 い 電源電
さ ，製造ば 影響 大 回路性能 劣化
問題 生 。
従来 微細化 高性能化 び 電力化 対 ，高 演算処
理 必要 い LSI 関 ， ン サ ョ 領域動作 利用
電源電 化 び 電力化 実現 手法 注目さ い 。特 ，
世代型情報化社会 い 必要 さ ンサ ，限 電力供
給量 数年単 長時間駆動 求 ， ン サ ョ
領域動作 利用 電力化 有効 あ 考え 。サ ョ 領域動
作 ， ン 供給電 い値電 以 電 ，製造
ば 電源電 ，温度 変動 回路性能 著 劣化 恐
あ 。 ，ば 対 頑健性 高 手法 重要視さ い 。
2.3 電力回路設計技術 13
従来 微細化 ， 電力や製造ば 影響 増大 問題
生 。 ，先端 技術 頼 ，回路設計技術
工 LSI 電力化 実現 重要 。一般 ，電源電 ，動作周波数，
負荷容量， ン 確率， い値電 い ，LSI 消費
電力 決定 重要 要素 あ ， 最適化 消費電力
削減 可能 。 ，所望 性能 実現 う ，回路設計
段階 調整 行う ，回路設計技術 電力化手法
あ 。さ ， 回路設計方式 実現 容易 技術 開発
進 ， 技術 回路設計技術 融合 さ 消費電力 削減
追求 。
本節 ， 電力 LSI 実現 回路設計技術 実用性 高い電源電
制御方式 い 解説 。さ ， ン サ ョ 領域動作 利
用 回路設計手法 い 述 後，最後 述 。
2.3.1 多電源電圧化
式 (2.2) 表さ う ，電源電 減 LSI 消費電力 効果的
削減 。 電 化 ，動作時 充放電電力 ，サ
ョ や 代表さ 電力 削減 効果 あ 。通常，
LSI 供給電源 1 種類 設定さ ，制約 仕様 満 1.0
V 程度 電 さ 一般的 あ 。 場合，LSI全体 い 高 動作
可能 ， 含 い信号経路 い 高 動作
消費電力 増加 。
，回路 特徴 応 供給電 変更 手法 提案さ い 。
一例 ，2 種類 電源電 利用 CVS Clustered Voltage Scaling [5]
い 述 。 ，図 2.1 示 う 回路中 遅延制約 厳 い
対 ， LSI 定格電源電 VDDH 供給 ，遅延制約
余裕 あ ン 電源電 VDDL 供給 手法 あ 。
，回路 最大遅延時間 増加さ ， 電力化 実現 。
手法 利用 ，充放電電力 サ ョ 生
電力 削減 可能 あ 。CVS 消費電力 削減効果 ，VDDL 設
定値 VDDL 割 当 可能 数 依存 。VDDL 設定 ，一
14 第 2 章 集積回路 電力設計技術
関 電力 VDDL 割 当 可能 数 減少 。一方 ，
VDDL 高 設定 VDDL 割 当 容易 ，一 当 電力削
減効果 さ 。VDDL 設定値 VDDL 割 当 可能 数 関
，回路中 全経路 遅延時間 布 決定さ 。 ，経路中
可能性 高い経路 多 存 ，VDDL 設定
困難 ，VDDL 割 当 可能 数 減少 。
考慮 ，VDDL = 0.6 ~ 0.7 VDDH 設定 場合 最大 エ 効率
実現 報告さ い [6]。 CVS ，VDDL VDDH 間
や 行う。 ，VDDL 出力信号 直接 VDDH 入力
，VDDH 内 pMOSFET nMOSFET 同時 ン状態 期間 長 ，
貫通電流 増加 電力増加 問題 。 ，VDDH VDDL 間
ベ 挿入 VDDL 出力信号 VDDL VDDH 変換 ，
貫通電流 抑制 信号 伝搬 [7]。 ， ベ 過
剰 挿入 ，回路面積や遅延時間， 消費電力 増大 招 。 ，
FF: Flip Flop 電 変換 行う 想定 ， ベ
機能 有 提案さ い [8]。
2.3.2 サ ッ ョ ド領域動作を利用した回路設計
2.3.1 節 い ，多電源電 化 電力化手法 い 述 。消費電力
削減 ン サ ョ 領域動作 利用 回
路設計 有効 手法 あ 。本節 ，サ ョ 領域動作 利用
電力化手法 い 述 。
図 2.1 Clustered Voltage Scaling 電源電 割当 概要
2.3 電力回路設計技術 15
2.3.2.1 サ ッ ョ ド・ ィ タ 回路の遅延補正技術
ン サ ョ 領域 動作さ 場合，各 ン 流
ン電流 ，式 (1.1) 表さ 。式 (1.1) ，サ ョ 領域
ン電流 ， ン い値電 Vth や ソ 間電 VGS，
ン ソ 間電 VDS 対 指数関数的 変動 。 ， ン 形
状ば や電 変動 回路性能 著 劣化 問題 あ 。 問題
解決 ，サ ョ 領域動作 利用 回路 ば 補 技術
考案さ い 。
，遅延ば 補 技術 い 述 。 回路 伝播
遅延
τ≈CLVDD
Ion
(2.5)
表 。CL 負荷容量，VDD 電源電 ， Ion ン 流
込 電流 表 い 。サ ョ 領域 伝播遅延
，式 (2.5) 中 Ion 式 (1.1) 表さ ン電流 代入さ 。 ，
前述 ば 伝播遅延 指数関数的 変動 ，所望 回路動
作 困難 。
，サ ョ 回路 遅延変動 ，電源電 制御
補 手法 提案さ い [9]。図 2.2 遅延ば 補 回路
，図 2.3 Vthp 回路 示 。本手法 ，サ ョ
回路 い値電 回路 電流源回路 付加 ，
信号 サ ョ 回路 電源電 利用 ，サ
ョ 回路 い値電 変動 補 手法 あ 。サ
ョ 回路 電源電 変動∆VDD
∆VDD=w∆Vthn+ 1− w ∆Vthp (2.7)
式 近似 ， ン い値電 変動 関連付 。
，Vthn nMOSFET い値電 ，Vthp pMOSFET い値電 ，w 重
あ 。式 (2.7) ，Vthp > Vthn あ ，∆VDD ∆Vthp 決定さ 。∆Vthp
回路 流 IREF ∆Vthp 応 変動 ， ン い値電
変動 対応 電源電 供給 可能 。試作 対 実測
16 第 2 章 集積回路 電力設計技術
評価結果 ，遅延補 回路 付加 ，−20℃ ~ 100℃ 51 段
ン 発振器 発振周波数変動 ，0.321 kHz ~ 212 kHz 5.26 kHz ~ 19.2 kHz
大幅 抑制 確認 。遅延補 技術 利用 ，電源電
う遅延ば 抑制 電力化 実現 。
2.3.2.2 DLS Dynamic Leakage Suppression ックに
基づくバッ Cortex M0+ セッサ
本節 ，ARM Cortex M0+ サ DLS Dynamic Leakage Suppression
構築 ， 電 動作 電力化手法 [10] い 述 。
世代型情報化社会 い ，身 回 情報 集 処理 ， ンサ
図 2.2 遅延ば 補
図 2.3 VTHP 回路
Vthp
Monitoring
Circuit
Voltage
Buffer Subthreshold
Digital Circuits
AVDD
VDD
GND
AVDD
GND
IREF
VREF
Current reference
circuit
Vthp monitoring
circuit
2.3 電力回路設計技術 17
環境中 多数設置 必要 あ 。 ンサ ， ンサ
動作中 電源 供給 ， ンサ 休 中 ベ 充
電 行う 一般的 利用さ 。 ，一度 充電 対
ンサ 駆動時間延長 ， 再充電時間 削減 重要 。 ，
耐用年数 型化 関 課題 あ 。
，本節 述 手法 ， 利用 ベ 直接給電 行う
注目 。 ， 必要 電力 消費
， ベ 引 抜 電力 極力抑え 重要 。 電力化 実現
，DLSL Dynamic Leakage Suppression Logic 利用 新 LSI 設計
手 提案さ 。
図 2.4 DLS ン 示 。 出力電 ，最 段 pMOSFET MPB
最 段 nMOSFET MNT さ ， 電流 流 ン
super-cutoff 状態 。nMOSFET super-cutoff 状態 ，ソ 電
電 高 ， ン電流 極 さ 抑え 状態 指 。一方，
pMOSFET super-cutoff 状態 ， 電 ソ 電 高 ，
nMOSFET 同様 ン電流 極 さ 抑え 状態 指 。入力端子
IN = 0 時， 電流 MNB MPB 依存 。MPB high ベ 入
力さ い ，n2 VDD 半 電 固定さ ，MNB MPB
super-cutoff 。IN = VDD ，MNT MPT 同様 super-cutoff 状態
。
図 2.4 DLSL ン
IN OUT
MNT
MNB
MPB
MPT
n1
n2
18 第 2 章 集積回路 電力設計技術
DLSL 動作時，出力端子 OUT 最 段 最 段 ン 電流
遷移 。入力信号 0 V VDD 遷移 ，MNB super-cutoff 状態
weak-inversion 状態 変化 ，n2 電 出力端子 同電 う
動作 。 以 2 効果 あ 。
1) MPB super-cutoff 通常 点 変化 。
2) MNB n2 電 引 ，出力 放電 ，n1
あ 程度放電さ VDD 約半 電 。
効果 ，MNT MPT super-cutoff 状態 ，VDD OUT
電流 大幅 削減 。同時 ，MPB 流 電流 OUT 放電
。さ ，MNT MPT 抑制 ，出力端子 放電 進
。super-cutoff 効果 ，DLSL 性 有 ，標準的 CMOS ン
比較 ， ン 1.45 倍 。
0.4 V い ，DLSL nMOSFET pMOSFET 2 直列接
ン 比較 ， 電力 320 一 抑制 。 ，DLSL
super-cutoff 機構 2 直列接 さ ン 構成さ ，super-
cutoff ン 相補的 性質 nMOSFET pMOSFET 構成さ ，中
間 あ n1，n2 電 VDD 半 電 固定 あ 。
，super-cutoff 状態 ，電流 ン/ 比 大 ，静的 頑健
性 高 。 ，DLSL 電流 動作さ ， 変動
い値変動 敏感 応 。 ，回路 構成 ン サ
ン 重要 。
本手法 ，DLSL 利用 ン 作成 ，
32 bit RISC ARM Cortex M0+ サ 構築，試作 行わ 。
試作 実測 評価 結果，最 動作可能電 0.16 V ，0.55 V
い 消費電力 最 295 pW 。さ ，0.09 mm2 ン 陽電池
直接給電 動作 確認 。 時 電源電 0.32 V，動
作周波数 12 Hz，消費電力 970 pW 。従来 電
比較 ，1 当 動作電力 1/80 抑制 。
DLSL 利用 ，pW 電力 動作可能 。 ，動作
度 極 あ ，適用可能 ョン 限 考え 。
2.4 結言 19
2.3.2.3 非同期式回路方式の利用
サ ョ 領域動作 適 回路構成手法 ，非同期式回路方式
あ [11]。非同期式回路方式 ，同期式回路方式 い 回路 間
ン 制御 必要 ，各回路 処理完了
信号 互い 通信 渡 行う。非同期式回路方式 実遅
延 回路 動作 ， ン 制約 考慮 電源電 減
可能 ， 電力化 実現 。非同期式回路方式 関 詳細
い 第 5 章 述 。
2.4 結言
本章 ，現 LSI 電力化 有効 さ い 回路設計技術 い 述
。 微細化 ，高性能化 び 電力化 実現
ン ，消費電力 増加問題 様々 問題 顕 化 ，今後従来
通 微細化 困難 い 。 製造技術 変遷
， 2 元構造 FinFET や 3 元積層 LSI う 立体構造
ン 変化 動 あ 。 ，現行 MOSFET 移行 考慮
， 設計 や回路 利用 う 必要
。従来 MOSFET 代わ 新 ン 開発 ，回路設
計 面 い 革新的 設計技術 確立 急務 い 。 電力化
い 重要 回路設計技術 ，回路 構成 ン
最適化 ，電源電 や動作周波数， い値電 い 各種
LSI 動作状況 合わ 動的 変化さ 方式 有力視さ い 。
さ ，電源電 ン い値電 以 ン サ
ョ 領域動作 利用 ，極 電力化 実現 可能 。 回路設
計技術 ， 技術や ン 構造 依存 適用 。 特性
適 利用 技術 回路設計技術 相乗効果 得
。 本研究 ， 電源電 動作 適 回路構成 ン ベ や
ベ 考案 ，LSI 電力化 目的 。
20 第 2 章 集積回路 電力設計技術
参考文献
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IEEE Custom Integrated Circuits Conference, pp. 131-134, May 1997.
[8] M. Takahashi, M. Hamada, T. Nishikawa, H. Arakida, T. Fujita, F. Hatori, S.
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2003.
22 第 2 章 集積回路 電力設計技術
23
第 3 章
乗算器にお る桁上 吸収回路の低電力化手法
3.1 緒言
本章 ，乗算器 い ，部分積加算回路 出力信号間 生 遅延差 考
慮 回路構成 適用 ，桁 吸 回路 消費電力化 手法
提案 。
一般 乗算器 ，部分積生成部，部分積加算部， 桁 吸 部 成
立 い 。最終段 桁 吸 回路 ，乗算器 決定
回路 ，高 動作可能 回路構成 適用 一般的 あ 。 ，部分
積加算回路 出力信号間 生 遅延 考慮 ッ 対
高 動作 ，回路規模 増大や， 要 信号 移 消費電力 増
大 問題 生 。 ，桁 吸 回路 各入力信号間 生 遅延
特徴 着目 ，入力信号間 生 遅延 考慮 回路構成 適用 ，従
来回路 同等 動作 度 確保 桁 吸 回路 電力化手法 提案
。提案手法 ，含 遅延 32 bit 桁 吸 回路 ッ ，
中間 ッ ， ッ ッ 分割 ， ッ い 生
遅延 特徴 適 回路構成 適用 。
本章 構成 以 通 あ 。 3.2 節 乗算器 回路構成 動作 い
述 後，3.3 節 全加算器 特徴 示 ，3.4 節 加算回路 種類 い 説
明 。 ，3.5 節 従来 桁 吸 回路 問題点 対策 い 述 ，
問題点 改善 桁 吸 回路 キ 提案 。3.6 節 ，
回路 ュ ョン 回路性能，電力削減効果 い 評価 。最後 ，
3.7 節 本章 述 。
24 第 3 章 乗算器 桁 吸 回路 電力化手法
3.2 乗算器の構成と動作
N bit×N bit 乗算 い ，N bit 被乗数 X，乗数 Y ，
011
1
0
2 xxxxX N
N
i
ii L−
−
=
==∑ (3.1)
011
1
0
2 yyyyY N
N
j
jj L−
−
=
=∑= (3.2)
表 ，2 数 乗算結果 あ 積 S ，
∑
∑ ⋅=⋅=
−
=
+−
=
1
0
1
0
2 N
j
jiN
iijpYXS (3.3)
表 [1]。乗算 例 ， 3.1 4 bit×4 bit 乗算 示 。乗数
Y 最 ッ y0 被乗数 X 積 ，部分積 0 算出 。同様 処理 y1，
y2，y3 被乗数 X ，部分積 1，部分積 2，部分積 3 算出 。部分積 0～部
分積 3 各 ッ 足 合わ ，積 S 算出 。
3.2 本的 乗算器 構成 示 。乗算器 ，部分積生成部，部分積加算
3.1 4 bit×4 bit 乗算
3.2 本的 乗算器 構成
部分積 3
s7 s6 s5 s4 s3 s2 s1 s0
p30 p20 p10 p00
x3 x2 x1 x0
y3 y2 y1 y0
p31 p21 p11 p01
p32 p22 p12 p02p33 p23 p13 p03
×)
+ )
被乗数 X
乗数 Y
部分積 0
部分積 1
部分積 2
積 S
部分積 3
s7 s6 s5 s4 s3 s2 s1 s0
p30 p20 p10 p00
x3 x2 x1 x0
y3 y2 y1 y0
p31 p21 p11 p01
p32 p22 p12 p02p33 p23 p13 p03
×)
+ )
被乗数 X
乗数 Y
部分積 0
部分積 1
部分積 2
積 S
3.3 全加算器 構成 動作 25
部， 桁 吸 部 構成 。部分積生成部 ，AND ゲ 並列演
算 部分積 pij 求 。部分積加算部 部分積生成部 求 pij 全
加算器 足 合わ ，各 ッ 和信号 ， 桁 ッ 桁 信号 生成
。桁 吸 部 い ，部分積加算部 縮 和信号 桁 信号
最終的 加算 行い，積 S 求 。部分積加算部 い 多数 論理ゲ
通過 信号 ，最 ッ 伝搬 桁 信号 足 合わ 可能性
あ ， 桁 吸 部 乗算器 。 ，桁
吸 回路 い ，電力 面積 犠牲 ，高 動作 加算回路 用い
一般的 あ 。 ，近年 消費電力化 動
い，動作 度 維持 消費電力化 関 課題 い 。
，乗算器内部 部分積加算部 桁 吸 部 出力信号 ， ッ
異 遅延 生 。 ，入力信号 到達 生 ，1 bit 加算
器 い ，入力信号 同時 到達 場合 比較 ，出力信号 移回数
増加 場合 あ 。 要 信号 移 原因 ，消費電力 増大 問題
い 。
3.3 全加算器の構成と動作
加算器 ，多く 集積回路 必要 論理回路 あ 。乗算器
い ，部分積加算回路 び桁 吸 回路 用い い 。本節 ，全加
算器 本的 回路構成 動作 い 述 。
3.3.1 全加算器の基本構成
全加算器 ，被加算数 A，加数 B び ッ 桁 信号 Ci 3 入
力 ，和信号 S ッ 桁 信号 Co 出力 [2]。 桁
信号 桁 入力 接続 ，任意 桁数 2 進数 加算
可能 。 3.3 示 う 全加算器 ，2 個 半加算器 HA : Half Adder 1
個 OR ゲ 構成 。
全加算器 出力 S ，表 3.1 示 真理値表
iiii CBACBACBACBAS ⋅⋅+⋅⋅+⋅⋅+⋅⋅= (3.4)
，
iCBAS ⊕⊕= (3.5)
26 第 3 章 乗算器 桁 吸 回路 電力化手法
表 。
一方，出力 Co
( ) io CBABAC ⋅⊕+⋅= (3.6)
表 。以 う ，2 進数 1 桁 対応 加算 行う。
3.3.2 全加算器の回路構成
全加算器 代表例 ，28 個 ン T28 Adder い ，
構成 述 。 3.4 示 う ，T28 Adder nMOS pMOS 対称的
配置 全加算器 あ 。 う CMOS 複合ゲ 構成 ， 3.3
示 論理ゲ 構成 ン 数 削減 可能 。加算機
能 対称的 あ ， 規則正 い ウ 実現可能 あ 。
本的 動作 CMOS 回路 動作 従 い 。 回路構成 ，各入力
Co 通過 ン 数 ，S 通過 ン 数 方 多
表 3.1 全加算器 真理値表
A B Ci Co S
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
0
0
0
1
1
1
1
0
0
0
1
0
1
1
1
0
1
1
0
1
0
0
1
3.3 全加算器 論理ゲ 表現
A
B
Ci Co
S
HAHA
3.4 加算回路 種類 27
い。 ，Co 比 S 算出 要 遅延 増加 。 ，RCA Ripple
Carry Adder 構成 T28 Adder 利用 場合 ，Ci 信号 Co 伝搬
際 多く 加算器 通過 ，S 遅延 重要 く [1]。
3.4 加算回路の種類
加算回路 関 ， 多く キ 提案 [2]。
加算回路 遅延時間，消費電力，面積 関係 あ ，用
途 合わ 使い分 い 。本節 ，本研究 利用 加算回路 構成
動作 い 述 。
3.4 T28 Adder 構成
3.5 RCA 構成
A
B
Cin
S
CoutCo
S
A
B
Ci
A
B
Cin
S
Cout
A
B
Cin
S
CoutCo
S
A
B
Ci
An-1An-2A1A0 Bn-1Bn-2B1B0
Sn-1Sn-2S1S0
Cn-1FA FA FA FAC-1
28 第 3 章 乗算器 桁 吸 回路 電力化手法
3.4.1 RCA Ripple Carry Adder の構成と動作
RCA Ripple Carry Adder 構成 3.5 示 [1]。RCA ，1 bit 全加算器
任意 ッ 数 対応 多段接続 加算回路 あ 。RCA ， ッ
演算結果 番 ッ 伝搬 ， ッ 演算 完了
桁 信号 定 ，遅延 増加 。1 bit 全加算器 多段 接続 い
，n bit RCA 場合，最 桁 信号 生成 必要 段数 n 段 。
3.4.2 CLA Carry Lookahead Adder の構成と動作
CLA Carry Lookahead Adder 論理ゲ 表現 3.6 示 [3]。各 ッ
入力 Ai，Bi ，桁 伝搬信号 Pi 桁 生成信号 Gi 求 。Pi 信号 前段
桁 伝搬 有無 判断 信号 ，Gi 信号 後段 桁 発生 有
無 判断 信号 あ 。桁 伝搬信号 Pi，桁 生成信号 Gi ，
iBAP ii ⊕= (3.7)
Gi = Ai Bi (3.8)
表 ，1 段目 XOR ゲ ，AND ゲ 生成 。生成 Pi，Gi
， 桁 信号 Ci-1 ，全 桁 先見発生回路 入力 。
，C0
C0 = G0 + P0 C−1 (3.9)
表 。A0，B0，C−1 え い ，C0 求 。 ，S0 式
3.6 CLA 論理ゲ 表現
A0A1A2A3B3 B2 B1 B0 C-1
S0S3 S2 S1C3
C2 C1 C0
A0A1A2A3B3 B2 B1 B0 C-1
S0S3 S2 S1C3
C2 C1 C0
3.4 加算回路 種類 29
(3.5) 求 。
同様 ，n ッ 目 桁 信号 Cn-1
Cn-1 = Gn-1
+ Pn-1 Gn-2
+ Pn-1 Pn-2 Gn-3
+ Pn-1 Pn-2 Pn-3 … P2 P1 G0
+ Pn-1 Pn-2 Pn-3 … P2 P1 P0 C−1 (3.10)
表 。Ai，Bi i = 0 ⋅⋅⋅ n−1 C−1 最初 え い ，Cn-1 信号
入力 段階 求 [2]。 ，全 桁 信号 並列 生成 。
3.6 示 う ，n bit CLA 桁 信号 Cn-1 生成 必要 論理ゲ 段数
，n 値 関わ 4 段 。 ， ッ 多入力ゲ
入力数 増加 ， ッ 桁 信号生成遅延 増大 いう問題点
あ 。 ，高 演算 可能 面，素子数増加 消費電力 増大
問題 。
3.4.3 Kogge-Stone Parallel Prefix Adderの構成と動作
Parallel Prefix Adder 一般的 回路構成 3.7 示 [1]。 ，前段 各
ッ 入力 Ai，Bi Pi，Gi 求 。 ，中段 各 ッ 桁 計算
，最終段 桁 考慮 和 Si 求 。桁 伝搬信号 Pi，桁 生成信
3.7 Parallel Prefix Adder 構成
Carry計算回路
A0 B0B1A1Bn-1An-1
S0S1Sn-1Cn-1
C−1
P0G0P1G1Gn-1 Pn-1
C−1C0Cn-2
30 第 3 章 乗算器 桁 吸 回路 電力化手法
号 Gi ，3.4.2 節 式 (3.7) ，式 (3.8) 同様 表 。Gi = 1 桁
発生 ，Pi = 1 桁 伝搬 。Pi，Gi 信号 ，信号
入力 時点 桁 並列 計算 。 う ，桁 並列
計算 加算回路 総称 ，Parallel Prefix Adder 呼 。
Parallel Prefix Adder 一例 ，Kogge-Stone Parallel Prefix Adder Kogge-
Stone Carry 計算回路 3.8 (a) 示 [4]。Kogge-Stone Parallel Prefix
Adder 一種 あ ，桁 信号生成 必要 段数 log2 n 抑え 。
一方 ，構成 ン 数 多い ，RCA や CLA 比較 面積や電
力 増加 。各セ 内部構成 3.8 (b) 示 。白色 セ ， ッ
桁 伝搬信号 Pi:k ッ 桁 生成信号 Gk−1:j AND ，
信号 ッ 桁 生成信号 Gi:k OR ， 段 桁 生成信
(a) Carry 計算回路
(b) 各セ 内部構成
3.8 Kogge-Stone Parallel Prefix Adder
P0 /G0
P1 /G1
P2 /G2
P3 /G3
P4 /G4
P5 /G5
P6 /G6
P7 /G7
P8 /G8
P9 /G9
P10 /G10
P11 /G11
P12 /G12
P13 /G13
P14 /G14
P15 /G15
P0 /G0:0
P1 /G1:0
P2 /G2:0
P3 /G3:0
P4 /G4:0P14 /G14:0
P15 /G15:0 P13 /G13:0
P12 /G12:0
P11 /G11:0
P10 /G10:0
P9 /G9:0 P5 /G5:0
P6 /G6:0
P7 /G7:0
P8 /G8:0
i:kk-1:j
i:j Gi:j Pi:j
Gi:k Gk-1:j
Pi:k Pk-1:j Gk-1:j
Pi:k
Gi:k
Gi:ji:j
k-1:ji:k
3.4 加算回路 種類 31
号 Gi:j 生成 。一方，黒色 セ ， ッ 桁 伝搬信号 Pi:k
ッ 桁 伝搬信号 Pk−1:j AND ， 段 桁 伝搬信号 Pi:j ，
ン 色 セ 桁 生成信号 Gi:j 生成 。
3.4.4 APPNA Alternative Parallel Prefix Adder の構成と動作
APPNA Alternative Parallel Prefix Adder 論理表現 3.9 示 [5]。AP-
PNA ，CLA 点 あ ， ッ 数 増加 桁 先見発生回路
多入力 ，高 性 維持 困難 問題 解消 回路 あ 。各 ッ 桁
先見発生回路 同 入力 目 存 着目 ，同 目 各 ッ
共有 ， ッ 数 増加 う ン ウ 増加 抑制 加
算回路 あ 。
3.4.5 Carry Bypass Adderの構成と動作
CBA Carry Bypass Adder 構成 3.10 示 [6], [7]。CBA ，着目
ッ 入力信号 組合 ， ッ 桁 信号 全加算
器 通過 く ッ 伝搬 加算回路 あ 。 えば， 3.10
い P0:3 1 場合 ， ッ 桁 信号 C−1 伝搬
。P0:3 う 一 0 場合 ，各全加算器 生 桁 信号
3.9 4 bit APPNA 論理表現
A0A1A2
A3B3 B2 B1 B0 Ci
C3S0S3 S2
S1
A0A1A2
A3B3 B2 B1 B0 Ci
C3S0S3 S2
S1
32 第 3 章 乗算器 桁 吸 回路 電力化手法
ッ 伝搬 。 ，着目 ッ 全 桁 信号 伝搬 場合 ，
加算器 々 通過 演算 必要 く 遅延増加 抑制 可能
。MUX 制御 入力信号 XOR 演算結果 利用 ，回路中 XOR
構造 い全加算器 場合，制御回路 着目 ッ 数分 XOR ゲ
付加 必要 あ 。 ，付加回路分 消費電力増加 問題 。
3.5 入力信号間の遅延差を考慮 た桁上 吸収回路の
低電力化手法
本節 ，従来 桁 吸 回路 生 問題 い 述 ， 問題点 解
決 回路構成 提案 。
3.5.1 入力信号間に生 る遅延
乗算器 ，3.2 節 述 う 部分積生成部，部分積加算部， 桁 吸
部 構成 。 演算 い ，桁 吸 回路
ッ ッ 番 演算 行う ，演算 度
遅延 大 影響 及 。 ，従来 桁 吸 回路 ，CLA や APPNA
う 高 動作 可能 加算回路 用い [2]。加算木構成 部分積
加算回路 ， ッ 置 異 段数 加算器 多段 接続 構成 。
，桁 吸 回路 入力信号 3.11 示 う ， ッ 異
遅延 生 。16 bit 乗算器 い ，部分積加算 結果得 32 bit
場合，13 bit 付近 ッ 置 対 線形 遅延 増加 ，13 bit 24
3.10 Carry Bypass Adder CBA 構成
4-bit RCAC3
C-1
MU
X
4-bit RCA
MU
X
C7
P0:3 P4:7
A0:3 A4:7B0:3 B4:7
S0:3 S4:7
Co
3.5 入力信号間 遅延差 考慮 桁 吸 回路 電力化手法 33
bit 付近 横ばい い 。 ，24 bit 31 bit 緩や 遅
延 減少 い 。 節以降 ，入力信号間 生 遅延差 影響 抑制 回
路構成 提案 。
3.5.2 入力信号の遅延への対応
入力信号間 生 遅延 考慮 キ 構成 ，
，桁 吸 部 ッ 置 ッ 分割 ，
a) ッ 部 bit 0 ~ 12
b) 中間 ッ 部 bit 13 ~ 24
c) ッ 部 bit 25 ~ 31
。 ッ 置 い 適 回路構成 検討 。
a) ッ 部 bit 0 ~ 12
桁 吸 回路 ッ 部 入力信号 生成 部分積加算回路 段
数 ， ッ 近 く 増加 。 ， ッ 部 入力信
号間 生 遅延 ， ッ 置 従 線形的 増加 傾向 あ 。 ，中間
ッ 部 入力信号間 生 遅延 比 ， ッ 部 入力信号間 生
遅延 小 い。 ， ッ 部 加算回路 ，中間 ッ 部 比較 高
3.11 部分積加算部 出力信号 含 遅延
0
桁 吸 回路 入力 ッ 置
遅延時間
13 24 3112 25
34 第 3 章 乗算器 桁 吸 回路 電力化手法
動作 必要 く， 消費電力動作 回路構成 適用可能 あ 考え
。
b) 中間 ッ 部 bit 13 ~ 24
中間 ッ 部 ， ッ や ッ 入力信号間 生 遅延 大
遅延 生 信号 入力 ， 可能性 高く 。
，高 動作 可能 加算回路 適用 必要 あ 。中間 ッ 部 ，
入力信号間 生 遅延 最大 ，消費電力 増加 ッ 部
桁 信号 高 出力 回路構成 望 い。
c) ッ 部 bit 25 ~ 31
ッ ，部分積加算回路 段数 中間 ッ 少 い ，早く入力
信号 到達 。 一方 ，中間 ッ 桁 信号 入力信号 遅く伝
搬 く ，中間 ッ 桁 信号 遅延 ，回路全体 遅延 影響
及 い う 回路構成 必要 。
3.5.3 入力信号間に生 る遅延を考慮 た桁上 吸収回路
前節 検討 え ，各 ッ 置 適用 加算回路 以 う 決定
， 3.12 示 桁 吸 回路 提案 。 ッ 部 ，動作 度
遅い 消費電力 い RCA 適用 。 ッ 部 入力信号間 含
遅延 ， ッ 入力 信号 増加 。桁 信号 伝搬
RCA 用い ，遅 到達 入力信号 桁 信号 同 ン
後段 加算器 入力 ，演算 可能 考え 。 ，
3.12 提案 桁 吸 回路 構成
CBA
出力
APPNARCA RCA RCA
bit 0 ~ 12 bit 13 ~ 24 bit 25 ~ 31入力
3.6 回路 ュ ョン 評価 35
ッ 消費電力 抑制 。
中間 ッ 部 採用 回路構成 定 あ ，高 動作 可能 12 bit
Kogge-Stone 12 bit APPNA い ュ ョン 比較 行 結果
表 3.2 示 。表 3.2 ，12 bit APPNA 遅延時間 び消費電力 12 bit
Kogge-Stone 比較 39% 削減 い 。 ，中間 ッ 部 12 bit AP-
PNA 採用 。12 bit APPNA ，4 bit APPNA 3 段接続 構成 。
， ッ 部 ，中間 ッ 部 桁 信号 伝搬 遅い ，入
力信号間 生 遅延 中間 ッ 部 比 少 い 考慮 ，bit 25 ~ 28
Carry Bypass 構造 付加 7 bit CBA 適 い 考え 。CBA ，着目
ッ 入力信号 組 合わ ， 桁 信号 加算器 通
過 く， 引 渡 可能 構造 あ 。 ，着目 ッ
Gi 伝搬 場合 ，加算器 々 通過 く最 ッ
信号 伝搬 。 ， ッ 部 7 bit CBA 適用 。
以 ，提案 桁 吸 部 構成 ，bit 0 ~ bit 12 RCA，bit 12 ~ bit 24
APPNA，bit 25 ~ bit 31 CBA 適用 。
3.6 回路シミュレーションによる評価
本章 ，前節 提案 ，入力信号 含 遅延 考慮 桁 吸 回
路 消費電力化手法 効果 ，HSPICE 利用 回路 ュ ョン 評
価 。
3.6.1 シミュレーション条件と評価項目
提案手法 効果 評価 ，0.18 µm CMOS セ 対応
用い，HSPICE 回路 ュ ョン 行 。電源電 1.8 V ，32 bit
桁 吸 回路 対象 遅延時間，消費電力， PD 積 関 評価 行
。 3.13 示 う ，出力 負荷容量 CL = 50 fF 接続 。入力信号 ，
表 3.2 中間 ッ 部 関 ュ ョン結果
加算回路 遅延時間 (ns) 消費電力 (µW)
12 bit Kogge-Stone 1.78 140.7
12 bit APPNA 1.50 86.4
36 第 3 章 乗算器 桁 吸 回路 電力化手法
部分積加算回路 出力信号 含 遅延時間 付加 ， ン 入力
ン 用い 。動作周波数 25 MHz 。従来手法 32 bit 桁 吸 回
路 3.14 示 4 bit CLA 8 段接続 32 bit CLA 構成 ，提案回路
3.12 示 構成 。 ュ ョン 正確性 高 ，従来回路
提案回路 ウ 設計 行い， ウ 抽出 寄生容量 寄生
抵抗 付加 ュ ョン 行 。 ，面積 評価 行 。
3.6.2 比較評価に関 る結果と考察
ウ ，0.18 µm CMOS セ 設計 従い作成 。作成
ウ ，従来回路 7,622 µm2，提案回路 5,889 µm2 ，提案回路 従
来回路 比較 面積 22.7% 削減 。
表 3.3 桁 吸 回路 入力信号 生 遅延 考慮 い場合 考慮
場合 ュ ョン結果 示 。表 3.3 中 a. 遅延 入力信号間 遅
3.13 ュ ョン対象回路
3.14 従来型桁 吸 回路 32 bit APPNA 構成
32 bit
桁 吸 回路
CL
CL
CL
S32
S31
S0
X31
Y31
X0
Y0
32 bit
桁 吸 回路
CL
CL
CL
S32
S31
S0
X31
Y31
X0
Y0
入力
出力
4 bit
APPNA
4 bit
APPNA
4 bit
APPNA
4 bit
APPNA
bit 0 ~ 3 bit 28 ~ 31bit 4 ~ 7 bit 24 ~ 27
3.6 回路 ュ ョン 評価 37
延生 遅延 考慮 い場合 ュ ョン結果 示 ， b. 遅延あ
入力信号間 生 遅延 考慮 場合 ュ ョン結果 示 い 。 b.
遅延あ 結果 ，提案回路 従来回路 比較 ，遅延時間 5.5%，消費
電力 8.4% 削減 。 結果，従来回路 比較 PD 積 13.5% 削減 。
， a. 遅延 b. 遅延あ ュ ョン結果 比較 ，入力信号
間 遅延 生 場合 提案回路 効果 い 述 。表 3.3 中 b −
a 示 結果 ，入力信号間 生 遅延 考慮 い場合 ，遅延 考慮
場合 遅延時間 消費電力 変化量 あ 。従来回路 結果 注目 ，入力
信号間 遅延 考慮 ，遅延時間 1.47 ns，消費電力 46.8 µW
増加 。一方 提案回路 ，遅延時間 1.40 ns，消費電力 36.3 µW
増加 。 ，提案回路 3 種類 加算回路 組 合わ 構成
，部分積加算回路 生 各入力信号間 遅延 対応
考え 。 3.15 各 ッ 置 消費電力 示 。 3.15 ，提
案回路 ッ 部 消費電力 削減率 15.8% 最 高い。 ，高
3.15 各 ッ 置 消費電力
133 112
102 97
64 65
0
50
100
150
200
250
300
350
400
従来回路 提案回路
消費電力
(µW
)
桁 げ吸収回路
位ビット部
中間ビット部
位ビット部
表 3.3 従来回路 提案回路 比較評価結果
桁 吸 回路 遅延時間 (ns) 消費電力 (µW)
a. 遅延 b. 遅延あ b − a a. 遅延 b. 遅延あ b − a
従来回路 2.17 3.64 +1.47 253.2 299.0 +46.8
提案回路 2.04 3.44 +1.40 237.5 273.8 +36.3
38 第 3 章 乗算器 桁 吸 回路 電力化手法
動作 APPNA 代わ RCA 利用 ，回路内 伝搬 キ
信号 入力信号 到達 ン 揃え ， ッ 部 ッ
削減 考え 。入力信号間 生 遅延 考慮 い場合，PD 積
改善率 11.8% あ ，遅延 考慮 場合 改善率 13.5% 高
。
，従来回路 提案回路 関 遅延時間 消費電力，PD 積 電源電 依
存性 関 評価結果 い 述 。電源電 依存性 評価 動作周
波数 1 MHz 。遅延時間 関 結果 3.16 ，消費電力 関 結果
3.17 ，PD 積 関 結果 3.18 示 。
3.16 ，VDD = 0.6 V 提案回路 従来回路 遅延時間 同等 値 あ
，VDD = 0.5 V い 提案回路 遅延時間 ，従来回路 比較 6.8% 増
加 。 ，電源電 ン い値 近い値 ，提案回
路 RCA 駆動力 原因 あ 考え 。 ， 3.17
， 電源電 い 提案回路 従来回路 比較 電力 動作
確認 。消費電力 削減率 最大 9.7% あ 。 ，提案回
路 キ ，桁 吸 回路内 ッ 削減 考え
。 3.18 ， 電源電 い 提案回路 従来回路 比較
PD 積 削減 。PD 積 削減率 最大 13.0% あ 。 ，提案回路
3.16 遅延時間 電源電 依存性
300
200
100
00.5 1.0 1.5 2.0
VDD
(V)
Del
ay(n
s)
従来回路
提案回路
3.7 結言 39
遅延時間 同程度 抑制 ，消費電力 削減 考え 。
以 結果 ，幅広い電源電 範 対 遅延時間 消費電力 削減効果
確認 。
3.7 結言
本論文 ，乗算器 い ，部分積加算回路 出力信号間 生 遅延
考慮 回路構成 適用 ，桁 吸 回路 消費電力化
手法 提案 。入力信号間 生 遅延 桁 吸 回路 ッ 部，
3.17 消費電力 電源電 依存性
3.18 PD 積 電源電 依存性
0
2.0
4.0
6.0 従来回路
提案回路
0.5 1.0 1.5 2.0V
DD(V)
Pow
er(µ
W)
従来回路
提案回路
0.5 1.0 1.5 2.0V
DD(V)
100
50
0
PD
P(f
J)
40 第 3 章 乗算器 桁 吸 回路 電力化手法
中間 ッ 部， ッ 部 3 ッ 分割 ， ッ 生
遅延 特徴 適 回路構成 適用 。 ッ 部 ッ 置 対 1
関数的 遅延 増加 ，桁 信号 伝搬 RCA 適用 。
中間 ッ 部 他 ッ 置 比較 入力信号間 生 遅延 増加
高 動作 APPNA 適用 。 ， ッ 消費電力削減 桁
信号生成 高 化 考慮 ，CBA 適用 。
本手法 評価 あ ，提案手法 従来手法 対 ，部分積加算回路
出力 模 ン 入力 ン 入力 際 遅延時間，消費電力，PD 積
比較評価 行 。 ュ ョン 結果，提案手法 用い 場合，従来手法
比較 遅延時間 5.5%，消費電力 8.4%，PD 積 13.5% 削減 効果 確
認 。
41
参考文献 [1] N. H. E. Weste and D. Harris, CMOS VLSI Design: A Circuits and Systems
Perspective, Pearson Education, Inc., 2010.
[2] 榎本忠儀, CMOS 集積回路, 風館, 1996.
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tion 1, Feb. 1958, pp. 3-12.
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general class of recurrence equations,” IEEE Trans. Computers, vol. C-22, no.
8, Aug. 1973, pp. 786-793.
[5] 鈴木昌治, 数値演算回路 実用設計, CQ 出版, 2006.
[6] C. Morgan and D. Jarvis, “Transistor logic using current switching routing
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vol. 106B, 1959, pp. 467-468.
[7] M. Lehman and N. Bulra, “Skip technique for high-speed carry-propagation in
binary arithmetic units,” IRE Trans. Electronic Computers, vol. 10, Dec. 1961,
pp. 691-698.
42 第 3 章 乗算器 桁 吸 回路 電力化手法
43
第 4 章
ィ タ CMOS LSIの低電圧動作に向けた
要素回路の低電力化手法
4.1 緒言
本章 ， CMOS LSI 電 動作 向 ，要素回路 ン
ベ 電力回路設計手法 提案 。対象回路 ，同期式回路 記
憶素子 利用 D ッ ッ [1] 非同期式回路 記憶素子
利用 C 素子 [2] 。D ッ ッ 関 ，NOR ン
利用 ，従来回路 広く利用 い 回路構成 同 ン
数 構成 ， 電源電 消費電力動作 実現 。 ，C 素子
関 ，論理 出力端子同士 直接接続 wired-OR 充放
電 競合 発生 ，従来回路 動作不可能 あ 電源電
い 動作可能 回路構成 提案 。
以 ，本章 ，4.2 節 D ッ ッ 回路 基本構成 動作 い
述 ，4.3 節 提案 D ッ ッ 回路構成 い 述 。 ，4.4
節 提案 D ッ ッ 関 回路 ュ ョン 評価 行い，
4.5 節 実測評価 結果 示 。続い ，4.6 節 C 素子 基本構成 い 述
後，4.7 節 提案 C 素子 回路構成 い 述 。 4.8 節 C 素
子 い 回路 ュ ョン 評価結果 示 ，4.9 節 述 。
4.2 D フ ップフ ップの回路構成と動作
本章 ，同期式回路方式 い 記憶素子 利用 い D ッ
ッ い ，基本的 回路構成 動作 明 。
44 第 4 章 CMOS LSI 電 動作 向 要素回路 電力 手法
4.2.1 D フ ップフ ップの基本構成
D ッ ッ ， LSI い 入出力 や
ン う 記憶回路や，有限 ン 広く利用 い
，重要 要素回路 い [3-6]。D ッ ッ 利用 目的 ，現
直前 ，回路 逐次動作 実現 あ
。D ッ ッ ， 4.1 示 う D ッ 2 直列 接続 構成
い 。初段 D ッ 回路 ッ 呼び，後段 D ッ 回路
ッ 呼ぶ。 4.1 う ッ ッ D
ッ ッ 型 D ッ ッ 呼ぶ。
表 4.1 D ッ ッ DFF 真理値表 示 。表中 記号 x ，値
0 1 い 値 取 得 示 。 Q0 保持 い 出力値
4.1 D ッ ッ 基本構成
D
CLK
Q
D
CLK
Q
D Latch D Latch
D
G
Q D
G
Q
D Q
表 4.1 D ッ ッ 真理値表
CK D Q
0 x Q0
1 x Q0
↑↑↑↑ 0 0
1 1
4.2 D ッ ッ 回路構成 動作 45
示 。
ッ 信号 “Low” あ 場合， ッ 入力端子 D 新
取 込 ， ッ 直前 保持 。一方， ッ
信号 “High” ， ッ い 取得 ッ
伝播 ， ッ 伝播 出力端子 Q 出力
。 う ， ッ 立ち 更新 行う。D ッ
ッ 動作例 ， 4.2 示 t = 1 ，CK 立ち
直前 D = 0 Q = 0 出力 ，次 ッ 立ち t = 3 ，Q
値 保持 。t = 3 ，CK 立ち 直前 D = 1 状態 Q = 1
出力 ，t = 5 Q 値 保持 [7]。以降 同様 動作 。
4.2.2 従来 D フ ップフ ップの構成
前節 い ，D ッ ッ 基本構成 い 述 。本節 ，従来
D ッ ッ 回路構成 動作 い 述 。
4.3 NAND ッ 型 D ッ ッ NAND Latch Based D Flip-Flop：
NLFF 構成 示 [1]。NLFF ， 4.4 示 NAND 構成 D
ッ 2 直列 接続 構成 い 。通常，重積 ン 数 増加
，安定動作 電源電 高く 必要 あ ，NLFF 余
ン 重積 必要 い ッ CMOS 構成 い
， 電源電 い 安定 動作 。 ，NLFF ン
40 個必要 ，大面積 消費電力 増加 問題 あ 。
4.2 D ッ ッ
46 第 4 章 CMOS LSI 電 動作 向 要素回路 電力 手法
4.5 ン ッ ョン 型 D ッ ッ Transmission-gate D flip-
flop：TGFF 構成 示 。TGFF ， ン ッ ョン ， ッ ン
び ン 構成 D ッ ッ あ ，多く 半 体
ン 利用 い [3]。構成 必要 ン 数
24 個 少 く， 面積 構成 可能 あ 。 ， 4.5 中 示 う
4.3 NLFF 回路構成
4.4 D ッ 論理表現
4.5 TGFF 回路構成
D
CKB CK2
CKB
CK2CK
Q
D
G
Q
D
CK2 CKB
Q
CK
CKB
CKB
CKB
CKB CK2 CK2
CK2
CK2
wired-OR
4.2 D ッ ッ 回路構成 動作 47
入力 ッ ン 出力 ， ッ 内部 ッ ン
出力 wired-OR ，wired-OR 部 い 充放電 競合 ン
ン ョン 発生 ， い値電 以 極 電源電 ，消費電力 増加
動作不良 引 起 [8-10]。
4.2.3 Contention-less D Flip-Flopの構成
近 ，CMOS LSI 消費電力 対 要求 高 ， 電 回路
動作 研究 盛 行わ い 。D ッ ッ ，集積回路 い
最 動作可能電 決定 回路 あ 。 ， 電 D
ッ ッ 安定動作 重要 。従来回路 あ NLFF TGFF ，前節
述 通 消費電力動作や 電源電 動作 不向 あ 問題
い 。
4.6 示 Contention-less Flip-Flop CLFF 提案 い [8]。CLFF ，
ッ NOR 構成 ， ッ NAND 構成 。以
CLFF 動作 い 明 。
ッ 動作 関 述 。NOR ，入力信号 1 含
“0” 出力 。 ，CK2 CKB “1” ，DB
FB ッ 。DB い 考え ，CK2 “0”
，NOR ン 同様 動作 ，D 入力 D1
D1B DB 取 込 。 ，DB “D1B” あ ，FB
4.6 CLFF 回路構成
48 第 4 章 CMOS LSI 電 動作 向 要素回路 電力 手法
“0” ，Dʹ “D1” 取 込 。
ッ 動作 関 述 。NAND 入力信号 “0” 含
“1” 出力 。 ，CK2 CKB “0” ，A B
“1” ッ 。CK2 立ち NAND ン
動作 ，QMB “D1B” 取 込 ，A “D1”
。 ，A “D1”，B “1” あ ，C “D1B”
。以降， 動作 繰 返 ， 保持 行う。
回路 FB DB 取 込 必要 あ ， ッ
立ち DB 立ち tDB ， ッ 立ち
FB 立ち tFB 間 tDB > tFB 関係 成 立 必
要 あ 。 ， ッ ッ ， 入力 NOR NAND *
い NOR，NAND 4.7 構成 ，CK2 立ち DB
立ち 遅延 増加 tDB > tFB 成立 い 。
CLFF ，NLFF 比較 回路規模 削減 TGFF 比較 電源電
動作 可能 ，依然 34 個 ン 必要
， 回路規模 削減 必要 。
(a)*NOR (b)*NAND
4.7 *NOR *NAND 構成
4.3 Circuit-Shared Static D Flip-Flop 提案 49
4.3 Circuit-Shared Static D Flip-Flopの提案
前節 ，従来回路 3 種類 D ッ ッ い 述 ，い
回路 関 ， 電源電 動作不良，回路規模 増大や消費電力増加
問題 生 い 。 本節 ， 電源電 び 消費電力動作可能
面積 構成可能 D ッ ッ 提案 。
4.8 ，提案 Circuit Shared Static D Flip-Flop CS2FF 回路構成 示 。
CS2FF ，5 ッ CMOS NOR 2 CMOS ン 構成
。以 い ， 4.9 示 CS2FF ン 利用 ，
動作 明 。
ッ 動作 関 述 。 ッ ，CK2 立ち
ッ 利用 動作 。入力端子 D，CK2 び CKB “D0”，“0”，
“1” ，NOR1 ン 動作 ，NOR3 出力 “0” ッ
。 ，NOR2 ン 動作 QM “D0”
伝播 。 ，CK2 CKB “1” “0” 替わ
，NOR1 出力 “0” ッ ，MFB “D0B”
保持 。 う ，NOR2 NOR3 ッ 形成 。
ッ 動作 関 述 。 ッ CK 立ち ッ
利用 動作 。CK び CKB “1” “0” ，NOR4
4.8 CS2FF 回路構成
CK
CKB
CK2
Q
SFB
MFB
QM
CKB
CK
D
CK2 DB
NOR1NOR2
NOR3
NOR4
NOR5
50 第 4 章 CMOS LSI 電 動作 向 要素回路 電力 手法
出力 “0” ッ ，NOR5 ン 動作 。 ，MFB
“D0B” 保持 い Q 出力 。 ，CK CKB
“0” “1” 替わ ，NOR3 出力 “0” ッ
，Q “D0” 保持 。 う ，NOR4 NOR5
ッ 形成 。
4.4 D フ ップフ ップに関する ュ ー ョン評価
本節 ，4.2 節 び 4.3 節 明 D ッ ッ 関 ，回路 ュ
ョン 行う 提案回路 効果 確認 。 ， ュ ョン条件 評
価 目 述 後，各評価結果 示 ，考察 行う。
4.9 CS2FF
D0B D1B D2B
D0 D1 D2
D0B D1B
D0B D1B
D0 D1
CK
CKB
CK2
DB
QM
MFB
SFB
Q
D0 D1 D2D
4.4 D ッ ッ 関 ュ ョン評価 51
4.4.1 ュ ー ョン条件と評価項目
提案 CS2FF 評価 行う ，0.18 µm CMOS 対応 ン
利用 ，SPICE 回路 ュ ョン 行 。 ュ
ョン 目 ，面積，消費電力，Clock-to-Q Delay tCK_Q ， ッ ッ
tS ，ホ tH ， 最 動作可能電 。 ，Activity Ratio
Test 行い，動作率 変 対 消費電力 変 い 調査 。 ，
ン ュ ョン 行う ，各 D ッ ッ 消費電力 ば
い 評価 行 。消費電力，遅延時間 評価 び ン
ュ ョン 関 ，VDD = 0.5 V，f = 1 MHz ，最 動作可能電源
電 評価 関 ，f = 1 MHz 。 ， 回路 ュ ョン ，
抽出 配線容量や， ン 寄生抵抗，寄生容量 付加
ュ ョン 行 。
4.4.2 ュ ー ョンによる比較評価結果
4.10 4 種類 D ッ ッ 示 。各 D ッ ッ
関 ，nMOSFET pMOSFET 長 ，Ln = Lp = 0.18 µm 。
，TGFF 以外 D ッ ッ 幅 Wn，Wp ，各 D ッ ッ
最 電源電 動作可能 値 う 設計 。TGFF ュ ョン
関 ，TGFF1 TGFF2 2 種類 い 評価 行 。TGFF1 半 体
提供 い ン 含 い TGFF あ
，TGFF2 TGFF1 消費電力 動作 う， ン 調整
TGFF あ 。
表 4.2 各 D ッ ッ 関 比較結果 示 。表 4.2 ，各 D ッ
ッ 面積 ，TGFF1 び TGFF2 41.7 µm2，NLFF 87.8
表 4.2 D ッ ッ 関 ュ ョン結果
DFFs ン 数 面積 µm2 tCK_Q ns tS ns tH ns 消費電力 nW
TGFF1 24 41.7 21.3 11.2 4.6 12.8
TGFF2 24 41.7 22.0 10.5 4.5 11.1
NLFF 40 87.8 28.3 13.2 7.6 15.1
CLFF 34 68.1 24.3 9.5 −0.5 12.9
CS2FF 24 48.3 18.3 10.0 5.5 9.7
52 第 4 章 CMOS LSI 電 動作 向 要素回路 電力 手法
µm2，CLFF 68.1 µm2，CS2FF 48.3 µm2 ，TGFF1 び TGFF2 最
い面積 構成 確認 。NLFF CLFF 面積 増大 要因 ，
構成 必要 ン 数 ち 回路 30 個以 多い あ 。一方，
CS2FF 面積 同 ン 数 構成 い TGFF 大 く 要因 ，
TGFF 構成 論理 大半 ッ ン ン あ
， 容易性 高い 対 ，CS2FF 大半 NOR 構成 い
， 容易性 関 劣 い 考え 。
消費電力 関 ，CS2FF TGFF 比較 ，13% 削減 。CS2FF
TGFF 構成 必要 ン 数 ち 24 個 あ ， TGFF 中 電源
GND 比 ，CS2FF 中 電源 GND 方 少 い
，CS2FF 消費電力 削減 考え 。
4.10 ッ ッ
3.9
2∝
m3.9
2∝
m3.9
2∝
m3.9
2∝
m
17.36 ∝m
12.32 ∝m
22.40 ∝m
10.64 ∝m
(a) TGFF2
(b) NLFF
(c) CLFF
(d) CS2FF
4.4 D ッ ッ 関 ュ ョン評価 53
遅延時間 関 評価結果 い 考察 加え 。各遅延時間 定義
4.11 示 。 4.11 ，tCK_Q ，CK 信号 立ち ，Q 信号 変 立
ち く 立ち 遅延時間，tS ，CK 信号 立ち D
信号 確定 い ば い時間，tH ，CK 信号 立ち 後 D 信号
値 保持 い ば い時間 表 い 。表 4.2 ，
CS2FF tCK_Q 最 確認 。 ，CS2FF 以外 D ッ
ッ ，CK 変 後 最 ン 1 段以 論理 通過
Q 信号 伝播 対 ，CS2FF ，CK 変 後 NOR1 段通過
Q 信号 伝播 考え 。tS tH 関 評価 関 ，
通常，D ッ ッ 動作 限界 tS び tH い値 ，
tCK_Q 指数関数的 昇 [1]，tS，tH 最 値 比較 各 D ッ
ッ 間 公正 比較 困 。 ，本論文 tS び tH ，tCK_Q
表 4.2 示 結果 同 値 結果 示 。
4.11 遅延時間 定義
Time (µs)
VD
D (
V)
0.5
0
0.5
0
VD
D (
V)
0.5
0
VD
D (
V)
8.2 8.3 8.4 8.5 8.6
tS
D
CK
Q
tH
tCK_Q
54 第 4 章 CMOS LSI 電 動作 向 要素回路 電力 手法
表 4.3 最 動作可能電 評価結果 示 。最 動作可能電 関 ，
NLFF CLFF 最 電源電 動作 確認 。 ，CS2FF
最 動作可能電 2 mV 差 あ ，消費電力 関 CS2FF NLFF 比
較 26% 削減 い ， 電源電 動作 消費電力動作 実現 い
考え 。 ，TGFF 電源電 動作 不利 原因 い 述
。 4.12 TGFF1 び CS2FF 電源電 0.4 V，動作周波数 800 kHz
ン ュ ョン 動作波形 示 。 4.12 ，CS2FF 比較
4.12 TGFF1 び CS2FF 内部 波形
D
CK2 CKB
Q
CK
CKB
CKB
CKB
CKB CK2 CK2
CK2
CK2
N1
N2
N3
CK
CK2
N1
N2
N3
D
Q
5 µs 6 µs
Error
5 µs 6 µs
CK
CK2
D
DB
Q
CK
CKB
CK2
Q
SFB
MFB
QM
CKB
CK
D
CK2
DBNOR1
NOR2NOR3
NOR4
NOR5
Correct
CKB CKB
QM
MFB
(a) TGFF1 (b) CS2FF
表 4.3 最 動作可能電 関 ュ ョン結果
DFFs VDDmin mV tCK_Q ns 消費電力 nW
TGFF2 0.344 701.6 5.2
NLFF 0.337 882.3 6.7
CLFF 0.337 819.8 5.7
CS2FF 0.339 537.4 4.2
4.4 D ッ ッ 関 ュ ョン評価 55
CKB CK2 信号 鈍 生 い 確認 。 ，TGFF 含
CKB び CK2 生成用 ン ン 数 CS2FF 比較
大 い 原因 考え 。 ， 電源電 ッ 内
ッ ン ン ッ ョン 正常 駆動 困 ，
N3 信号 N1，N2 伝播 ，TGFF 動作不良 引 起 。
D ッ ッ 動作率 対 消費電力 依存性 確認 ，PRBS
Pseudo-random Binary Sequence ュ ョン 行 。PRBS ュ ョ
ン ，擬似乱数 生成 ン 信号 評価回路 入力信号 利
用 ュ ョン あ 。 ， ン ン 入力 際 回路動
作 び性能 評価 。表 4.4 PRBS ュ ョン 評価結果
示 。表 4.4 ，PRBS ュ ョン い TGFF 最 消費電力
。 ， 他 動作率 関 評価 行う ， 0 ~ 100% 10% 刻
動作率 変 ュ ョン 行 。 4.13 動作率 変 場合
評価結果 示 。 提案回路 ，70% 以 動作率 い 最
消費電力 動作 確認 。提案回路 ，D 入力 ”0” 入力
割合 増加 ，回路 含 NOR CLK 信号 遷移 合わ
ン／ 繰 返 ，動作率 い領域 い 消費電力 増加
考え 。 ，PRBS ュ ョン び動作率 変 場合
消費電力 ，D ッ ッ CK 端子 入力信号 生成 ッ
消費電力 含 値 い 。
消費電力 ン ュ ョン 結果 表 4.5 ，遅延時間 ン
ュ ョン 結果 表 4.6 示 。TGFF 関 ， 消
費電力 動作 TGFF2 評価対象 。表 4.5 び表 4.6 ，
ッ ッ 関 ，Yield 歩留 100% VDD = 0.5 V い 全
ッ ッ 正常 動作 い 。 ，消費電力 µ 関 ，
表 4.4 PRBS 利用 ュ ョン結果
DFFs 消費電力 nW
TGFF1 12.5
TGFF2 11.7
NLFF 15.0
CLFF 14.2
CS2FF 12.4
56 第 4 章 CMOS LSI 電 動作 向 要素回路 電力 手法
CS2FF 最 消費電力 動作 ， ，TGFF 最 消費電力 比較 ，
CS2FF 最高消費電力 3% い値 い ， ン ば
生 場合 い ， 消費電力動作 可能 あ 考え 。
4.5 D フ ップフ ップの実測評価
前節 ュ ョン い 消費電力 あ ，TGFF2，CLFF，
CS2FF 関 実測 比較評価 行う ッ 試作 行 ， 結果
4.13 消費電力 動作率依存性
0
5
10
15
20
0 20 40 60 80 100
Activity Ratio (%)
Pow
er (
nW
)
Activity Ratio = 70%Activity Ratio = 45%
TGFF2
NLFF
CLFF
CS2FF
TGFF1
表 4.5 消費電力 関 ン ュ ョン 結果
DFFs Yield % µ nW σ nW Min. nW Max. nW
TGFF2 100 10.7 0.17 10.2 11.2
NLFF 100 14.5 0.20 13.9 15.3
CLFF 100 12.4 0.20 11.8 13.1
CS2FF 100 9.3 0.18 8.8 9.9
表 4.6 遅延時間 関 ン ュ ョン 結果
DFFs Yield % µ ns σ ns Min. ns Max. ns
TGFF2 100 24.3 11.2 5.9 91.7
NLFF 100 31.4 13.0 9.8 112.1
CLFF 100 27.4 12.2 6.5 85.5
CS2FF 100 19.9 8.9 5.6 69.3
4.5 D ッ ッ 実測評価 57
議論 。
4.5.1 実測環境と評価条件
試作 ッ 写真 4.14 示 。 ッ 写真中 各 D ッ ッ 詳
細 ， 4.10 示 通 あ 。測定環境 4.15 示 。 示
う ，各 D ッ ッ 電源供給 半 体 ，入力
信号 生成 ン ョン ，波形 観測
利用 。実測 評価 目 ，消費電力 電源電 依存性 f = 1
MHz ，消費電力 周波数依存性 VDD = 0.5 V ，最 動作可能電 。
4.5.2 消費電力に関する実測評価
4.16 CS2FF 動作波形 示 。CK 信号 立ち ッ 応 ，Q
信号 変 ，正常 動作 確認 。 4.17 消費電力 電
源電 依存性 ， 4.18 消費電力 周波数依存性
4.14 ッ 写真 4.15 測定環境
Semiconductor
Device
Analyzer
Function
Generator
試作 ッ
Oscilloscope
電源供給
波形観測 Data，CLK入力
58 第 4 章 CMOS LSI 電 動作 向 要素回路 電力 手法
示 。 4.17， 4.18 ，各電源電 範 び動作周波数範 い
提案回路 最 消費電力 動作 確認 。表 4.7 最 動作可能
電 結果 示 。 ，µ 均値，σ 標準偏差 表 い 。表
4.7 ，CS2FF 最 電源電 高 効率 動作 確認
。
4.5.3 遅延測定用回路の検討
ッ 立ち 出力 変 遅延 あ tCK_Q 関 実測
評価 行 。 4.14 示 消費電力 測定 試作回路 ，D ッ ッ
出力端子 ベ や出力 ッ 接続 い ，正確 tCK_Q 測
定 困 あ 。 ， 4.19 示 tCK_Q 測
定 [11]。 4.19 示 ，D ッ ッ ン
表 4.7 最 動作可能電 実測結果
DFFs VDDmin Energy
µ mV σ mV µ fJ σ fJ
TGFF 359 8.53 6.78 0.38
CLFF 354 6.29 8.29 0.40
CS2FF 352 6.50 5.93 0.34
4.16 CS2FF 動作波形
4.5 D ッ ッ 実測評価 59
4.17 消費電力 電源電 依存性
0 0.2 0.4 0.6 0.8 1.00
10
20
TGFF2
CLFF
CS2FF
Pow
er (
nW
)
Frequency (MHz)
4.18 消費電力 周波数依存性
0.5 1.0 1.5 2.00
100
200 TGFF2
CLFF
CS2FF
Pow
er (
nW
)
VDD
(V)
60 第 4 章 CMOS LSI 電 動作 向 要素回路 電力 手法
， ッ ， MUX 構成 ン 発振器 DFF_ROSC
， ン ， ッ ， MUX 構成 参照 ン 発振
器 REF_ROSC あ 。DFF_ROSC ，各 Unit Cell い あ 幅 持
生成 ， 後段 Unit Cell 番 伝搬 一定 周
期 出力 反転 ，発振動作 実現 い 。Unit Cell 幅 ，
N2 変 N4 変 遅延時間 決定 。
記 2 種類 ン 発振器 発振周波数 ，DFF_OSC 1 周期 tDFF_ROSC
REF_ROSC 1 周期 tREF_ROSC 求 ，
( ) Nttt 2/REF_ROSCDFF_ROSCCK_Q −= (4.1)
表 式 ，tCK_O 算出 。 ，N Unit Cell 段数 あ 。
， ン 発振器 出力端子 接続 い 付加回路 影響 く，
D ッ ッ tCK_O 評価 可能 。
4.19 tCK_O 実測 可能 ， 4.19 中
DFF_ROSC 含 Unit Cell 構成 ， ン い値電 sf
(a) D ッ ッ 構成 ン 発振器 DFF_ROSC
(b) 参照 ン 発振器
4.19 tCK_O 測定用回路
Unit Cell Unit Cell Unit Cell
EN
OSC
1
0
1
0
N1 N5
N2
N4
N3
Unit Cell A Unit Cell B
EN
OSC
1
0
1
0
Unit Cell B
1
0
4.5 D ッ ッ 実測評価 61
ff 場合 正常 発振動作 行わ い いう問題 あ 。sf
，nMOSFET い値電 標準値 高く，pMOSFET い値電
標準値 い状態 指 。一方，fs ，nMOSFET い値電
標準値 く，pMOSFET い値電 標準値 高い状態 指 。
4.20 sf Unit Cell 内部 波形
4.21 ff Unit Cell 内部 波形
600
500
200 300 400
400
300
200
100
−100
0
Vo
ltag
e (m
V)
600
500
400
300
200
100
−100
0
Volt
age
(mV
)
Time (ns)
N2
N5
N4
OUT
600
500
400
300
200
100
−100
0
Volt
age
(mV
)
600
500
400
300
200
100
−100
0
Volt
age
(mV
)
200 300 400
Time (ns)
N2
N5
N4
OUT
62 第 4 章 CMOS LSI 電 動作 向 要素回路 電力 手法
4.20 び 4.21 ， ン sf び ff Unit
Cell 内部 波形 示 。 4.20 ，sf Unit Cell 出力信号
電源電 昇 ， 幅 狭い 確認 。 ，sf
い 出力部 MUX ，制御信号 替わ 十 応答
原因 あ 考え 。 ，後段 D ッ ッ 駆
動 必要 出力 ，発振動作 妨 い 。 ff
関 ，1 段目 Unit Cell 出力 い ，
幅 5 ns 程度 非常 い 確認 。Unit Cell 入力端子 ，
D ッ ッ CLK 端子 接続 い 。入力 幅 い ，
D ッ ッ ホ 時間 短い時間 CLK = 0 変 。 出力
中 新 込 ，出力信号 不定 。 ，Unit
Cell 各構成素子 所望 信号 伝播 ，2 ~ 3 段目 Unit Cell 以降
生成 く ，発振不可能 考え 。
以 問題 解決 ， 4.22 示 Unit Cell 改良 行 。 4.19
中 Unit Cell 改良点 ， N2 4 間 ッ 追加
点 あ 。先述 通 ，Unit Cell 出力 幅 ， N2 変
N4 変 遅延時間 決定 ， ッ
遅延素子 N2 N4 間 挿入 事 ，MUX 応答 十
遅延 持 狙い あ 。
提案 Unit Cell 利用 場合 ，sf び ff
ュ ョン評価 行 ， 結果 示 。評価対象回路 ，CS2FF 利用
4.22 改良型 Unit Cell 構成
1
0
N1
N2
N3
N4
OUTCK
N5
1
0
N2
N3
N4
OUTCK
N5N1
4.5 D ッ ッ 実測評価 63
DFF_ROSC 。 ュ ョン条件 ，電源電 0.5 V 。評価
目 ，sf び ff 各 Unit Cell 動作確認 発振動作
確認 あ 。 ，発振周波数 DFF_ROSC 算出 行 。sf
び ff 内部 波形 4.23 示 。 ，sf び ff
DFF_ROSC 動作波形 4.24 示 。 4.23 ， ち
い Unit Cell 正常 出力 い 確認 。
(a) sf 動作波形
(b) ff 動作波形
4.23 改良型 Unit Cell 内部 波形
600
500
400
300
200
100
−100
0
Volt
age
(mV
)
600
500
400
300
200
100
−100
0
Vo
ltag
e (m
V)
200 300 400
Time (ns)
N2
N5
N4
OUT
600
500
400
300
200
100
−100
0
Vo
ltag
e (m
V)
600
500
400
300
200
100
−100
0
Vo
ltag
e (m
V)
200 300 400
Time (ns)
N2
N5
N4
OUT
64 第 4 章 CMOS LSI 電 動作 向 要素回路 電力 手法
(a) sf 動作波形
(b) ff 動作波形
4.24 解析 動作波形
500
0
Vo
ltag
e (m
V)
500
0
Volt
age
(mV
)
500
0
Vo
ltag
e (m
V)
500
0
Volt
age
(mV
)
15
Time (µs)
131197
Unit Cell
1段目
Unit Cell
30段目
Unit Cell
60段目
出力
500
0
Volt
age
(mV
)
500
0
Vo
ltag
e (m
V)
500
0
Volt
age
(mV
)
500
0
Volt
age
(mV
)
15
Time (µs)
131197
Unit Cell
1段目
Unit Cell
30段目
Unit Cell
60段目
出力
4.5 D ッ ッ 実測 65
4.24 ， ち い 各 Unit Cell 伝播 ，
DFF_ROSC 正常 発振 い 確認 。 ，DFF_ROSC REF_
ROSC 発振周波数 tCK_Q 算出 17.3 ns ，D ッ ッ 単体
評価 tCK_Q 値 18.3 ns 同等 結果 得 。 ，DFF_ROSC
信頼 tCK_Q 測定 考え 。
4.5.4 遅延時間に関する実測評価
前節 検討 踏 え ，提案 Unit Cell 利用 DFF_ROSC TGFF2，
CLFF，CS2FF い 構成 ，実測 tCK_Q 評価 行 。 4.25 試作回
路 ッ 写真 示 。各 ン 発振器 段数 ，N = 60 。 4.26 4.27
各 ン 発振器 動作波形 示 。 4.26，4.27 ， ン 発振器 正常
発振動作 行 い 確認 。 ，表 4.8 各 ン 発振器 発振周
波数 算出 tCK_Q，各 D ッ ッ 単体 い ュ
ョン 行 得 tCK_Q 値 。発振周波数 算出 tCK_Q い
，10 ッ 測定 際 均値 示 い 。表 4.8 ，実測 tCK_Q
ュ ョン 得 tCK_Q 値 同等 値 確認 。 4.28
実測 び ュ ョン tCK_Q 電源電 依存性 結
果 示 。 4.28 ，電源電 依存性 関 実測 ュ
表 4.8 DFF_ROSC 利用 各 D ッ ッ 遅延時間 実測結果
DFF_ROSC tCK_Q ns
PL Sim. Meas.
TGFF2 22.0 21.9
CLFF 24.3 25.4
CS2FF 18.3 18.2
4.25 遅延測定用回路 ッ 写真
CLFF_ROSC
TGFF_ROSC
CS2FF_ROSC
REF_ROSC
66 第 4 章 CMOS LSI 電 動作 向 要素回路 電力 手法
ョン 傾向 一致 確認 。 ，提案 Unit Cell 利用
DFF_ROSC ，D ッ ッ tCK_Q 実測 評価 考え 。
(a) REF 動作波形
(b) TGFF 動作波形
4.26 REF，TGFF 実測波形
4.5 D ッ ッ 実測 67
以 ，提案回路 利用 実際 VLSI い ， 電源電
消費電力 動作 考え 。 tCK_Q 関 ，tCK_Q 測定用回路 利
用 ，実測 評価 可能 あ 確認 。
(a) CLFF 動作波形
(b) CS2FF 提案回路 動作波形
4.27 CLFF，CS2FF 実測波形
68 第 4 章 CMOS LSI 電 動作 向 要素回路 電力 手法
(a) ュ ョン結果
(b) 実測結果
4.28 tCK_Q 電源電 依存性
TGFF2
CLFF
CS2FF
200
100
00.4 0.6 0.7 1.0
VDD
(V)
Del
ay(n
s)
200
100
00.4 0.6 0.7 1.0
TGFF2
CLFF
CS2FF
VDD
(V)
Del
ay(n
s)
4.6 C 素子回路 動作 基本構成 69
4.6 C素子回路の動作と基本構成
C 素子 ，非同期式回路 い 各回路 ッ 信号同期
目的 広く利用 い [2], [12]。C 素子 動作 ， ベン 駆動型
AND ，表 4.9 示 真理値表 従 動作 。2 入力端子
同 信号 入力 ，表 4.9 示 う 入力 同 信号 出力 ，
入力端子 異 信号 入力 ，直前 値 保持 。以 ，C
素子 入力端子 変 生 ， 出力端子 変 生 。以降 ，従
来 C 素子回路 い 明 行う。
4.6.1 ーの C素子
4.29 基本的 C 素子 回路構成 示 。 C 素子 ，2
nMOSFET 2 pMOSFET， び ン ッ 構成 。
4.29 構成 ，8 個 ン 構成 。
ッ 部 含 ン ，入力段 pMOSFET 間
発生 充放電 競合 原因 ， ッ 値 更新 い問題 あ 。
表 4.9 C 素子 真理値表
A B Y
1 1 1
1 0 keep
0 1 keep
0 0 0
4.29 基本的 C 素子 回路構成
70 第 4 章 CMOS LSI 電 動作 向 要素回路 電力 手法
， ン 駆動力 弱 必要 あ 。 充放電 競合 発
生 ，出力 変 際 消費電力 増加 傾向 あ 。 ， 電
源電 動作 い PVT ば 考慮 場合， 4.29 構成 正確 動
作 い恐 あ 。
4.6.2 タ ィック C素子
4.30 ッ C 素子 回路構成 示 [13]。 4.30 回路 基本的
C 素子 ，2 nMOSFET 2 pMOSFET 付加 構
成 い 。付加 4 ン ， 電源電 い 正確
動作 。 ，基本的 C 素子 比較 ン 数 4
増加 い ，面積 増加 問題 。
4.7 提案する C素子回路
前節 い 従来 C 素子 い 述 。基本的 C 素子 ， 電源電
動作 困 あ 。 ッ C 素子 ，追加 ン
面積 増加 問題 い 。本節 ， 記 2 種類 C 素子 問題
解決 ， 面積 電源電 動作可能 新 C 素子回路 提案 。
一般的 C 素子 ，入力信号 同 場合 入力 通過 ， 以外
直前 値 保持 ，状態保持回路 あ 。 ，基本的 C 素子 ，入
力段 出力端子 信号 出力 ， ン ン
同時 行 い ，回路中 充放電 競合 発生 い 。
4.30 ッ C 素子 回路構成
A
B
Y
A
A
B
B
P
4.8 C 素子 関 ュ ョン評価 71
， 電源電 動作 困 い 。
問題 解決 ， ン ッ 内部 遅延 発生 手法 提
案 。 4.31 提案 C 素子 回路構成 示 。提案回路 ，基本的 C
素子 構成 ， ン ッ 内部 pMOSFET 1 追加 い 。
追加 pMOSFET 抵抗 動作 ， ン ッ 内部，特
ン 出力部 信号 対 遅延 発生 い 。 ，入力段
出力信号 ン 素早く伝播 ， ン 抑制
， 電源電 い 頑健 動作 可能 。
4.8 C素子に関する ュ ー ョン評価
本節 ，4.6 節 び 4.7 節 明 C 素子 関 ，回路 ュ ョン
行う 提案回路 効果 確認 。 ， ュ ョン条件 評価 目
述 後，各評価結果 示 ，考察 行う。
4.8.1 ュ ー ョン条件と評価項目
提案 C 素子 評価 行う ，0.18 µm CMOS 対応 ン
利用 ，SPICE 回路 ュ ョン 行 。 ュ ョ
ン 目 ，面積，消費電力，遅延時間，PD 積 。 ， ン ュ
ョン 行う ，各 C 素子 消費電力 ば い 評価 行 。
， 回路 ュ ョン ， 抽出 配線容量や， ン
寄生抵抗，寄生容量 付加 ュ ョン 行 。
4.31 提案回路 構成
A
B
P
Y
A
B
A
B
P
Y
72 第 4 章 CMOS LSI 電 動作 向 要素回路 電力 手法
4.8.2 ュ ー ョンによる比較評価結果
各 C 素子 nMOSFET pMOSFET 長 び 幅 最
利用 ュ ョン 進 。
4.32 基本的 C 素子 動作波形 示 。 4.32 ，VDD = 1.8 V
動作波形 あ ，入力信号 (A, B) (1, 0) (0, 0) 遷移 場合
，出力信号 Y ”0” 遷移 い い 確認 。 ，入力段
pMOSFET 駆動力 比較 ， ン 中 nMOSFET 駆動力
(a) 入力信号 A
(b) 入力信号 B
(c) 出力信号 Y
4.32 基本的 C 素子 動作波形
4.8 C 素子 関 ュ ョン評価 73
高い 原因 あ 。 ， ン 中 nMOSFET
長 長く設計 必要 あ 。 ン 中 nMOSFET 長
決定 ュ ョン 行 ，最 7 倍 長
，C 素子 動作 確認 。以降 ，基本的 C 素子
長 最 7 倍 設定 ュ ョン 行う 。
4.33 VDD = 1.16 V ッ C 素子 出力波形 VDD = 1.08 V
提案回路 出力波形 ， 4.34 3 種類 C 素子 内部 P 電
示 。 4.33 ， ッ C 素子 び提案回路 1 V 付近
電 い 正常 動作 い 確認 。 4.34 ，入力端子 B
入力信号 ”0” ”1” 遷移 際 ， ッ C 素子 提案回路
P 電 昇 い 。 ，B 信号遷移 完了 間，
ン 放電 抑制 考え 。一方，基本的 C 素子
P 電 常 0 V い 。 ，入力段 出力端子 保持
電荷 ， ン nMOSFET 放電 原因 あ 。
(a) ッ C 素子 出力波形 VDD = 1.16 V
(b) 提案回路 出力波形 VDD = 1.08 V
4.33 C 素子 出力波形
74 第 4 章 CMOS LSI 電 動作 向 要素回路 電力 手法
4.34 ，基本的 C 素子 ン 設定 重要
あ 確認 。
4.35 ッ C 素子 提案回路 消費電力 び遅延時間 電
源電 依存性 ， 4.36 ッ C 素子 提案回路 PD 積
電源電 依存性 示 。 4.35 ， 電源電 い 提案回
路 遅延時間 ， ッ C 素子 遅延時間 比較 ， い値 い
。一方，消費電力 関 ， ッ C 素子 提案回路 比較 ， い
(a) 基本的 C 素子
(b) ッ C 素子
(c) 提案回路
4.34 内部 P 波形
4.9 結言 75
値 い 。 ， ッ C 素子 ，2 入力信号 同 値
時，電源 GND 電流 遮断 ，消費電流 削減
い 考え 。 反面，出力信号 変 際 ，縦積 ン
通過 電流 出力 ン 駆動 ，提案回路 比較
遅延時間 増加 考え 。 4.36 PD 積 最 ，提案回
路 VDD = 1.08 V， ッ C 素子 VDD = 1.16 V あ 確認 。
，1 V 以 電源電 ，提案回路 ッ C 素子 比較 ，PD
積 削減 い 。 ， 電源電 提案回路 遅延時間 ，
ッ C 素子 比較 削減 い 考え 。 ，提案回路
電源電 い ， 効率 良い回路 あ 考え 。
最後 ，表 4.10 各 C 素子 関 ュ ョン結果 。い
ュ ョン結果 ，PD 積 最 電源電 結果 示 い 。表
4.9 ，評価対象回路 面積 ，基本的 C 素子 28.54 mm2， ッ C 素
子 35.12 mm2，提案回路 28.54 mm2 ，提案回路 面積 ッ C 素
子 面積 比較 19% 削減 。 ，提案回路 ン 数 ，
ッ C 素子 ン 数 比較 削減 考え 。 ，PD 積
関 ，提案回路 ッ C 素子 比較 9.3% 削減 。
4.9 結言
本章 ， 消費電力 CMOS LSI 向 電源電 動作 び
消費電力動作可能 要素回路 提案 。特 ，記憶素子 利用 回路
表 4.10 C 素子 関 ュ ョン結果
Circuit ン 数 面積 µm2
基本構成* 8 28.54
Static 12 35.12
提案回路 9 28.54
Circuit VDD V 遅延時間 ns 消費電力 nW 最 PD 積 aJ
基本構成* 1.41 1.09 20.6 22.4
Static 1.16 0.66 7.24 4.76
提案回路 1.08 0.62 6.99 4.32
*基本構成 C 素子 長 ，最 7 倍 大
76 第 4 章 CMOS LSI 電 動作 向 要素回路 電力 手法
あ ，D ッ ッ C 素子 い 新 回路構成 提案 。
，D ッ ッ 関 ， ッ ッ い ，
NOR 共有 回路規模 削減 CS2FF 提案 。CS2FF 5
NOR 2 ン 構成 ，24 個 ン 利用 。SPICE
ュ ョン 結果，tCK_Q 18.3 ns，tS 10.0 ns，tH 5.5 ns，消費電力 9.7
nW ，消費電力 関 従来回路 TGFF 比較 ，13% 削減 。
，提案回路 実測結果 ，0.352 V い 5.9 nW 極 消費電力 動作
可能 あ 。最 可動電源電 消費電力 ，TGFF 比較 13%削減
4.35 消費電力 び遅延時間 電源電 依存性
4.36 PD 積 電源電 依存性
4.9 結言 77
。 ，tCK_Q 測定用回路 試作 行い，実測 tCK_Q 評価 行
，D ッ ッ 単体 ュ ョン 行 場合 同等 値 確
認 。
C 素子 関 ，基本的 C 素子 構成 含 ン ッ 部 出
力端子 ，pMOSFET 抵抗 挿入 ， ン ッ 部 遅延 発
生 ，入力段 信号 出力端子 正常 伝播 構成 提案 。提案
回路 利用 ，VDD = 1.08 V い PD 積 最 4.32 aJ ，従来
ッ C 素子 比較 ，9.3% PD 積削減 実現 。
78 第 4 章 CMOS LSI 電 動作 向 要素回路 電力 手法
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80 第 4 章 CMOS LSI 電 動作 向 要素回路 電力 手法
81
第 5 章
極低電圧動作に向けた高エネ ギー効率
非同期式 AES S-BOX回路の構築
5.1 緒言
章 ，暗号化 一種 あ AES Advanced Encryption Standard
S-BOX 演算回路 い ，非同期式回路方式を利用 効率改善
手法 い 述 。
ンや 端 表さ 機器 普及 い，
Internet of Things IoT 注目さ い 。IoT ，様々 機器や ン
同士 通信 ，ワ ワ 必要不可 い 。 う 機器
同士 通信を安全 行う 暗号化 行わ い 。中 ，AES 生
体信号や個人情報 重要 通信 い 頻繁 利用さ い 。
機器や ン ， 長時間動作 求 ， ワ
消費電力 抑え 必要 あ 。 ，AES S-BOX 回路 消費電力 ，一
般的 ワ あ ， 低消費電力化 求 [1], [2]。
現 ，低消費電力化手法 ，電源電 ン 効果的 さ い 。
LSI 消費電力 ，式 (1.1) 表さ 。式 (1.1) ， LSI
動作電力 ，pt，f，CL，VDD 2 乗 比例 。 ，VDD を低 さ
大幅 動作電力 削減を期待 。 ，電源電 低
い，PVT Process, Voltage, Temperature ば 影響を大 く受 回路性能 著
く低 問題 生 [3]。
省電力指向 ョン い ，ば 頑健 回路を実現
，DI Delay-Insensitive や QDI Quasi-Delay-Insensitive い 非同期式回
82 極低電 動作 向 高 効率非同期式 AES S-BOX 回路 構築
路方式 注目さ い 。 ，論理回路 不要 信号遷移 抑制 い
関心を集 い 。動作率αt ， 低電源電 い 増加
傾向 あ [4]。
研究 ，
1) 電源電 を 1.8 V 0.5 V 低電源電
2) 動作率 最 化
着目 。低電源電 ョンを行う ，同期式回路 非同
期式回路 い 0.5 V 応 を構築 ，S-BOX 回路
を設計 。 論文 ，高 処理 高性能化 く 長
化 重点を置く ，一般的 回路 性能指標 利用さ PDP
Power-Delay Product え ，1 動作当 を性能指標 。
論文 ，同期式回路 S-BOX 回路 比較 ，非同期式回路
S-BOX 回路 低消費 動作 可能 あ を示 。
章 構 通 あ 。5.2 節 非同期式回路 い 説明 ，5.3 節
非同期式 AES S-BOX 回路 利用 い 説明 。 ，
5.4 節 ョン評価用 概要 評価 象回路 い 説
明 後，5.5 節 ，試作 測定評価結果を示 ，5.8 節 章 を述
。
5.2 非同期式回路
を利用 い 回路設計手法 多数存 ，
回路や非同期式回路 ば い 。非同期式回路 ，設計方法
様々 利点 点 存 [5]。非同期式回路 同期式回路 ，入力
や演算結果 保持を や，演算中 を後段 演算
回路 伝播さ い う を備え 点 類似 い 。非同期式
回路 ，同期式回路 を必要 い わ ，非同
期 ン 間 通信を制御 。 通信方式を ン
ぶ。 ，data 信号 req 信号 処理方法 ，束 方式 二線方式
分 。
5.2 非同期式回路 83
5.2.1 束データ方式の処理概要
束 方式 基 構 を図 5.1 示 。束 方式 data req を
独立さ 方式 あ ，通信 ン を遅延素子 保証 い 。
処理 流 い 述 。送信側 受信側 受 入 を要求 時 req
信号を立ち 。req 信号 ，遅延素子 一定時間遅 受信側 伝わ ，
受信側 を開 。 ，組 合わ 回路 遅延 遅延素子 ば，
い値 保存さ 。受 入 完了 後 ，受信側
ack 信号を立ち 送信側 を閉 。
方式 ，既存 組 合わ 回路 使用 実装 容易 あ ，
回路規模 既存 回路 さ 変わ い 利点 。 ，遅延素子 遅
延を超え 遅延 組 合わ 回路 発生 場合 ， い通信を保証 い
点 あ 。
5.2.2 二線方式の処理概要
研究 ，二線方式 符号化さ 通信 完了を検出
QDI 方式 着目 。二線方式 data 変化を req 変化 利用 方式
あ ，信号 0 1 を 意味 信号線を用意 。二線方式 ，
0 (0,1) ， 1 (1,0) 符号化さ 。 (0,0) ，
， (1,1) 禁 入力 さ い 。 ，二線方式を適用 回路 ，
演算完了を 確 検出 ，演算実行前 回路を初期化 必要 あ 。
初期化を，図 5.2 示 う spacer ぶ。
図 5.1 束 方式 概要
遅延素子
組 合わ 回路
制御回路 制御回路
送信側 受信側
ack
data data
req
84 極低電 動作 向 高 効率非同期式 AES S-BOX 回路 構築
図 5.3 QDI 方式 半加算器 Half-Adder:HA 具体的 動作例を示 。
図 5.3 い ，同期式 HA 出力 立ち 応 変化
。一方非同期式 HA 場合 ，完了検出器 初期化 検出さ 後，新
入力信号 入力さ 演算を開始 。 後，演算 完了 検出さ ，
spacer HA 入力さ HA 初期化さ 。 ，二線方式を適用
回路 ，同期式回路 比較 回路動作 2 倍 ，動作周波数 2 倍
増加 。 ，回路中 存 い場合，動作率αt 1 固定さ
図 5.2 同期式回路 非同期式回路 動作
図 5.3 二線方式 概要
CLK
OPERATION
OPERATION
Task #1 Task #2 Task #3
SPACER SPACER SPACERTask #1 Task #2 Task #3
(b) 非同期式回路 動作
(a) 同期式回路 動作
CLK
A
B
Z
Af
At
Bt
Bf
Z0(tf)
Z1(tf)
A
B
Z
Af
At
Bt
Bf
Z0f
Z0t
Z1f
Z1t
spacer spacer spacer
00
00
01
01
00
00
10 10
01
00
00 01
00
00
00 01
初期化を検出後，入力さ
演算 完了を検出後，spacer 入力さ
Z = A + B
(b) 非同期式半加算器(a) 同期式半加算器
Z = A + B
CLK
D+ Q
D Q
D Q
+
completiondes
ynch
ron
izat
ion
circ
uit
desy
nch
roniz
ati
on
circ
uit
11
5.3 低電 S-BOX 回路 関 検討 85
。同期式回路 ，動作率αt 前 入力 や状態 依存 。 ，
組 合わ 回路 ，信号間 遅延差 生 影響を及
。実 ，非同期式回路 ン 駆動型 回路方式 あ ， や spacer 持
続時間 完了検出回路 決定さ 。 ， PVT 発生
場合 い ，実行時間 応 変化 。符号化 利用
害 検出 容易 あ 。通常， (1,1) 禁 さ い ，仮 (1,1) 検
出さ 場合 ，spacer (0,0) を挿入 後 再演算 可能 あ 。
5.3 低電圧 S-BOX回路に関する検討
5.3.1 S-BOX回路の構築
図 5.4 研究 設計 S-BOX 回路 を示 。 S-BOX
回路 ，SubBytes 演算回路 逆 SubBytes 演算回路を共有 構 を採用 。
SubBytes 演算回路 逆 SubBytes 演算回路 共有部分 ， 体 GF (28)
逆元演算， ン変換， 逆 ン変換 組 合わ 構 さ い 。
，消費電力を最 化 ， ン ソ ョンを採用 。
ン ソ ョン ，演算 必要 回路 信号を伝播さ ，不要 回路
動作を削減 手法 あ 。設計 S-BOX 回路 ，面積を削減 ，GF
(((22)2)2) 合 体を GF (((22)2)2) 逆元演算 実装 。GF (((22)2)2) 逆
元演算回路 ，AND XOR 2 種類 構 さ 。図 5.4
い ，GF (((22)2)2) 逆元 λ = {1100}2 を，図中 x-1 記述さ い
図 5.4 S-BOX 回路
86 極低電 動作 向 高 効率非同期式 AES S-BOX 回路 構築
GF ((22)2) 逆元 Φ = {00}2 を利用 。通常，大規模回路
ョン い Verilog-HL HDL 利用さ ， 必要 回路
情報 ，半 体 提供さ い ン を利用
。現 ， 々 利用 い ，VDD = 1.8 V 応 0.18 µm
CMOS あ ，提供さ い ，VDD = 1.8 V 外
電源電 ョン 実行 い。 研究 ，低電源
電 ョンを可能 ，2 種類 VDD = 0.5 V 応
を構築 。構築 2 種類 0.5 V 応 ，同期式
回路 非同期式回路 あ 。
図 5.4 示 S-BOX 回路 い ，構築 2 種類 を利用
，論理合 実行や 遅延評価，電力評価を行 。表 5.1 ，
設計 回路 概要 い 。表 5.1 ，論理合 面積評価
い ，提案非同期式 S-BOX 回路 c3 ，12,476 µm2 。提案非同期式 S-
BOX 回路 ，GF (((22)2)2) 逆元演算部 あ ， 中
24 個 存 。一方，0.5 V 応 同期式 を利用
S-BOX 回路 c1 面積 6,019 µm2 。各回路 詳細 い ，5.4
節 述 。
5.3.2 0.5 V対応同期式セ イブ
表 5.2 ，0.5 V 応同期式 含 回路 性能を示 。同
期式 含 回路 ，6 種類 CMOS 回路 い 。 う
構 数 少 い ，遅延や面積，消費電力 面 不利
[6]。0.5 V 応 同期式 含 論理 構 ，1.8
V 応 ン 含 論理 同 構
表 5.1 論理合 結果
No. 回路方式 電源電 V 面積 µm2
c0 同期式 ン 1.8 3,809
c1 同期式 0.5 V 同期式 0.5 6,019
c2 非同期式 0.5 V 同期式 0.5 10,127
c3 非同期式 0.5 V 非同期式 0.5 12,476
5.4 ョン 評価 87
い 。 ，供給電 設定値 異 ，異 回路性
能を示 [6]。Verilog-HDL 低電源電 ョンを行う
，0.5 V を採用 。
5.3.3 0.5 V対応非同期式セ イブ
0.5 V 応非同期式 ，0.5 V 応同期式 構 可能
あ 。図 5.5 同期式 を利用 非同期式 AND 非同期式 XOR
を示 。 ，同期式 構 非同期式 ，面積 消費電
力 増加を招く。 ，表 5.3 示 0.5 V 非同期式 を構築 。
非同期式 含 各 構 を図 5.6 示 。二線方式
信号 反転 ，出力信号 配線を入 替え 実現 。 ，
信号反転 ン を追加 必要 く 。
5.4 シミュ ーションによる評価
表 5.1 示 各種 S-BOX 回路 関 ，表 5.2，表 5.3 示 研究 構築
を利用 ョンを行 。
図 5.7 ，同期式 S-BOX 回路 c0 ョン結果 ，S-BOX 回路
入力信号 ， ン変換さ 出力信号を示 。図 5.7 中 出力信号 ，
表 5.2 同期式 性能諸元 Vdd = 0.5 V
遅延時間 ns 消費電力 nW 面積 µm2
INV 3.10 0.70 10.98
NAND 3.76 0.89 13.17
NOR 7.68 0.87 13.17
XOR 15.6 3.84 26.34
D-FF 25.4 8.43 54.88
MUX 16.9 1.98 24.15
表 5.3 非同期式 性能諸元 Vdd = 0.5 V
遅延時間 ns 消費電力 nW 面積 µm2
非同期式 AND 11.1 3.42 39.93
非同期式 XOR 22.4 5.70 52.68
88 極低電 動作 向 高 効率非同期式 AES S-BOX 回路 構築
組合 回路中 生 信号遷移 引 起 さ ，多数
確認 。 ，消費電力 増加を招く。
図 5.8 ，提案非同期式 S-BOX 回路 c3 ョン結果 ，S-BOX
回路 入力信号 ， ン変換さ 出力信号を示 。図 5.8 ，提案非同
期式 S-BOX 回路 出力信号 全く含 ，不要 信号遷移
生 い い 確認 。
図 5.9 ，消費電力 ョン結果を示 。 側 曲線 ， ン
図 5.5 同期式 非同期式 構
図 5.6 提案非同期 含 回路 構
Ax.0Bx.0
Ax.1
Bx.1
Zx.0
Zx.1
Ax.0Bx.0
Ax.1Bx.1
Zx.0
Zx.1
(a) 非同期式AND (b) 非同期式XOR
Zx.0
Zx.1
Ax.0
Bx.0
Ax.1
Bx.1
(a) 非同期式AND
Ax.0 Ax.1
Bx.1 Bx.0
Ax.0 Ax.1
Bx.1Bx.0
Ax.0 Ax.1
Bx.0 Bx.1
Bx.1 Bx.0
Ax.0 Ax.1
Zx.0
Zx.1
(b) 非同期式XOR
5.4 ョン 評価 89
図 5.7 同期式 S-BOX 回路 ョン結果
図 5.8 提案非同期式 S-BOX 回路 ョン結果
図 5.9 消費電力 ョン結果
clk
e2p
DIN
DOUT
dout[7]
dout[6]
dout[5]
dout[4]
dout[3]
dout[2]
dout[1]
dout[0]
8D 65
5D 9F 7E 4D
1.149 1.150t(us)
1.151 1.152 1.153 1.154 1.155 1.156 1.157
DIN
DOUT
dout[15]
dout[14]
dout[13]
dout[12]
dout[11]
dout[10]
dout[9]
dout[6]
dout[8]
dout[7]
dout[5]
dout[4]
dout[3]
dout[2]
dout[1]
dout[0]
t(us)
8D 00 65 00
5D 00 4D 00
16.25 16.50 16.75 17.00 17.25 17.50 17.75 18.00 18.25 18.50 18.75 19.00
90 極低電 動作 向 高 効率非同期式 AES S-BOX 回路 構築
電力や内部電力， 電力 合計値を示 い 。Vdd = 1.8 V 点 ， ン
を利用 S-BOX 回路 結果 あ ，消費電力 155 µW
。 照的 ，0.5 V 応同期式 を利用 S-BOX 回路 消費
電力 ，8.94 µW あ 。提案非同期式 S-BOX 回路 消費電力結果 ，
図 5.9 中 VDD = 0.5 V 点 示 い 。提案非同期式 S-BOX 回路 消費電
力 7.57 µW ，同期式 S-BOX 回路 比較 15.3% 削減さ 。
5.5 実測による評価
同期式 S-BOX 回路 非同期式 S-BOX 回路 い ，0.18 µm CMOS
を利用 試作を行 。4 種類 S-BOX 回路を同一 実装
。 写真を図 5.10 示 。同期式 S-BOX 回路 ，図 5.10 中 c0 c1
あ 。c0 1.8 V 応 ン 構築 ，c1 0.5 V
応同期式 構築 。非同期式 S-BOX 回路 ，図 5.10 中
c2 c3 あ 。c2 0.5 V 応同期式 構築 ，c3 0.5 V
応非同期式 構築 。c0，c1，c2， c3 面積
，5,176 µm2，8150 µm2，23628 µm2，17024 µm2 。測定 い ，出
力信号 確認 過去 設計 [7] を利用 。
図 5.11 ，電源電 を 0.2 V 0.8 V 変化さ 場合 ，1 動作当
消費 結果を示 。図 5.11 ， ョ 領域や ョ
図 5.10 写真
5.6 結言 91
領域 い ，電 ン 則 従 徐々 消費 減少
い 確認 。提案非同期式 S-BOX 回路 c3 ，Vdd = 240 mV 動
作可能 あ を確認 。 ， 電源電 付近 電力 支配的
い 。同期式 S-BOX 回路 c1 比較 ，c3 12% 消費
削減 。さ c3 ，Vdd = 330 mV，動作周波数 9.765 kHz い ，最
消費 0.99 pJ を実現 。 ，組合 回路 不要 信号
遷移 削減 ，消費 削減 効果的 あ を確認 。
表 5.4 ，他 研究 果 [8-10] ，同期式 S-BOX 回路 非同期式 S-
BOX 回路 性能諸元を 。表 5.4 ，提案非同期式 S-BOX 回路 ，最
大 い を利用 い 関わ ，最低動作電 最 低く，高
効率 あ を確認 。
5.6 結言
稿 ，QDI 方式を採用 ，高 効率非同期式 S-BOX 回路を提
表 5.4 S-BOX 回路 性能諸元
文献番号 [8] [9]
Composite-Field Optimized Composite-Field
評価方法 Chip Simulation
0.13 µm FSG 0.13 µm GP / LL 65 nm LP / HVT
電源電 0.75 V 1.2 V 1.2 V
消費 1.66 pJ 1.21 pJ 0.635 pJ
電力 - 142 nW 3.65 nW
回路構 S-BOX & S-BOX-1 S-BOX
文献番号 [10] 提案回路
Composite-Field 3-stage PPRM Composite-Field Asynchronous
Composite-Field
評価方法 Simulation Chip
0.13 µm 0.18 µm GP
電源電 1.5 V 310 mV 330 mV
消費 17.9 pJ 7.9 pJ 1.13 pJ 0.99 pJ
電力 - - 16.5 nW 13.6 nW
回路構 S-BOX & S-BOX-1 S-BOX & S-BOX-1
92 極低電 動作 向 高 効率非同期式 AES S-BOX 回路 構築
案 。提案非同期式 S-BOX 回路 ，非同期式回路 性質 PVT
頑健 あ ，単純電力解析や差分電力解析 う 攻撃 高い耐
性を有 い 。測定結果 ，提案非同期式 S-BOX 回路 ，電源電 330 mV
い 0.99 pJ を実現 ，同期式 S-BOX 回路 比較 12% 消費
削減 。 QDI 方式を採用 回路 ， ョ 領
域や ョ 領域 動作 有効 あ を確認 。
図 5.11 消費 実測結果 実線：9.765 kHz，点線：1.219 kHz
0.2 0.4 0.6 0.8
0.5
1
1.5
2
c3c1c2
c3
c1
c2
5
10
15
20
En
erg
y (
pJ)
Vdd
(V)
93
参考文献
[1] M. Feldhofer, S. Dominikus and J. Wolkerstorfer, “Strong authentication for RFID
systems using the AES algorithm,” In M. Joye, and J.-J. Quisquater (Eds):
Sixth Int. Workshop on Cryptographic Hardware and Embedded Systems, Boston,
USA, August 2004, LNCS 3156, pp. 357-370 (Springer, 2004).
[2] Y. M. Feldhofer, J. Wolkerstorfer and V. Rijmen: IEE Proc. in Information Security
(2005).
[3] B. Zhai, S. Hanson, D. Blaauw, and D. Sylvester, “Analysis and mitigation of var-
iability in subthreshold design,” in Proc. Int. Symp. Low Power Electron. Design,
pp. 20-25, Aug. 2005.
[4] D. Kamel, C. Hocquet, O.-X. Standaert, D. Flandre, and D. Bol, “Glitch-Induced
Within-Die variations of dynamic energy in voltage-scaled nano-CMOS circuits,”
ESSCIRC, 2010 Proceedings, pp. 518-521.
[5] R.D. Jorgenson, L. Sorensen, D. Leet, M.S. Hagedorn, D.R. Lamb, T.H. Friddell,
and W.P. Snapp, “Ultralow-power operation in subthreshold regimes applying
clockless logic,” Proceedings of the IEEE, vol.98, no.2, pp. 299-314, Feb. 2010.
[6] N.M. Duc, and T. Sakurai, “Compact yet high-performance (CyHP) library for
short time-to-market with new technologies,” Design Automation Conference
2000, Proc. of the ASP-DAC2000, pp. 475-480, June 2000.
[7] Y. Osaki, T. Hirose, N. Kuroki, and M. Numa, “A low-power level shifter with
logic error correction for extremely low-voltage digital CMOS LSIs,” IEEE Jour-
nal of Solid-State Circuits, vol.47, no.7, pp. 1776-1783, July 2012.
[8] T. Good, and M. Benaissa, “629-nW Advanced encryption standard (AES) on a
0.13-um CMOS,” IEEE Transactions on VLSI Systems, vol.18, no.12, pp. 1753-
1757, Dec. 2010.
[9] D. Kamel, O.-X. Standaert, and D. Flandre, “Scaling trends of the AES S-Box low
power consumption in 130 and 65nm CMOS technology nodes,” ISCAS, pp. 1385-
1388, May 2009.
[10] S. Morioka, and A. Satoh, “An Optimized s-box circuit architecture for low power
AES design,” CHES, in proceedings, pp. 172-186, 2002.
94 極低電 動作 向 高 効率非同期式 AES S-BOX 回路 構築
95
第 6 章
結 論
世代型情報化社会 実現 向 ， センサ LSI 注目さ い 。
センサ LSI ，小型 軽量 必要 あ ， 電力供
給 ン や環境エネ 行う を想定 い 。 ン
や環境エネ 得 電力 電圧 小さい ， センサ LSI 内部
回路 ， 消費電力 い電源電圧 安定 動作 求 。
， センサ LSIを構成 LSI 小型化， 消費電力化 不可 。
LSI 性能向 や 消費電力化 ， ン 微細化 達成
。 ，微細化 ，厳 い消費電力 制約を満 性能を向
させ 容易 く い 。 ，従来 MOSFET 素
子寸法 縮小 頼 い，回路設計技術 重要性 増 い 。本論文 ，
回路 消費電力化手法 ，回路 ャ 工夫 消費電
力化 ，電源電圧 向 回路構成 工夫 消費電力化 2
を採用 ， 消費電力 VLSI 実現へ向 回路設計手法 提案を目的
。本研究 ，大 く分 以 3 構成 。
1) 乗算器 桁 吸収回路 電力化手法 第 3章
2) 集積回路 電圧動作 向 要素回路 電力化手法
第 4章
3) 極 電圧動作 向 高エネ 効率非同期式 AES 暗号回路 構築
第 5章
以 ，各章 得 結論 い 。
第 3 章 ，乗算器 1 構成回路 あ 桁 吸収回路 消費
96 第 6 章 結 論
電力化手法を提案 。乗算器 ，部分積加算回路 出力信号間 生
遅延を考慮 回路構成を適用 ，桁 吸収回路 消費電力
化を図 手法を提案 。入力信号間 生 遅延 桁 吸収回路を
ビ 部，中間ビ 部， ビ 部 3 分割 ，
生 遅延 特徴 適 回路構成を適用 。 ビ 部 ビ 置
対 1 関数的 遅延 増加 ，桁 信号 順 伝搬 RCA を
適用 。中間ビ 部 他 ビ 置 比較 入力信号間 生 遅延 増
加 高 動作 APPNA を適用 。 ， ビ 消費電力削
減 桁 信号生成 高 化を考慮 ，CBA を適用 。本手法 評価 あ ，
提案手法 従来手法 対 ，部分積加算回路 出力を模 ン 入力
ンを入力 際 遅延時間，消費電力，PD 積 比較評価を行 。 ュ
ョン 結果，提案手法を用い 場合，従来手法 比較 遅延時間を 5.5%，消
費電力を 8.4%，PD積を 13.5% 削減 効果を確認 。
第 4 章 ，同期式回路方式 い 記憶素子 利用さ D
，非同期式回路方式 い D 同様 役割を担う C素子
消費電力化 び 電源電圧化を実現 手法を提案 。D
関 ， い ，NOR を共有 回
路規模を削減 CS2FF を提案 。CS2FF 5 NOR 2 ン
構成さ ，24 個 ン を利用 。SPICE ュ ョン 結果，消
費電力 9.7 nW ，消費電力 関 従来回路 TGFF 比較 ，13%
削減 。 ，提案回路 実測結果 ，0.352 V い 5.9 nW 極
消費電力 動作可能 あ 。最小可動電源電圧 消費電力 ，TGFF 比
較 13% 削減効果を確認 。 ， 立ち 出力 変化
遅延 あ tCK_Q測定用回路 試作を行い，実測 tCK_Q 評価を行
，D 単体 ュ ョンを行 場合 同等 値
を確認 。C 素子 関 ，基本的 C 素子 構成 含 ン
部 出力端子 ，pMOSFET を抵抗 挿入 ， ン 部
遅延を発生させ，入力段 信号 出力端子 正常 伝播 構成を提案
。提案回路を利用 ，VDD = 1.08 V い PD積 最小 4.32 aJ
，従来 C素子 比較 ，9.3% PD積削減を実現 。
第 5 章 ，AES 暗号化回路 含 S-BOX 回路 関 ，QDI 方式を採
97
用 ， 電源電圧動作可能 高エネ 効率非同期式 S-BOX回路を提案
。提案非同期式 S-BOX回路 ，非同期式回路 性質 PVT 頑健
あ ，単純電力解析や差分電力解析 う サ ャネ 攻撃 高い耐性を
有 い 。測定結果 ，提案非同期式 S-BOX回路 ，電源電圧 330 mV
い 0.99 pJ を実現 ，同期式 S-BOX回路 比較 12% 消費エネ 削
減 。 QDI 方式を採用 回路 ，ニ ョ 領域や
サ ョ 領域 動作 有効 あ を確認 。
本研究 ， 消費電力 LSI を実現 ，従来 セ 微細化
う単純 電圧化 頼 い，回路構成 工夫 消費電力回路設計
技術を提案 実現 。 ュ ョン評価 び試作 実測評価 ，回
路構成や ャ 工夫 消費電力 LSI 実現 可能 あ
を示 。
98 第 6 章 結 論
99
謝 辞
本研究 機会 与え き， 指 賜 ま 神戸大学大学院工学研究科電
気電子工学専攻 沼 昌宏教授 深く感謝致 ま 。本研究 動機 け く
，熱心 御指 貴 御助言 与え きま 。謹 感謝 意 表
ま 。
本研究 論文 ま あ っ 大変貴 御教示 御助言 きま ，
神戸大学大学院工学研究科電気電子工学専攻 増田 澄男教授，同研究科電気
電子工学専攻 北村 季教授，同研究科電気電子工学専攻 廣瀬 哲也准教授
深く感謝致 ま 。
日 暖 い励ま 活発 議論 通 貴 御助言 きま 神戸大学大
学院工学研究科電気電子工学専攻 黒木 修隆准教授 心 感謝致 ま 。
研究室 け 環境 便宜 図っ く いま 神戸大学工学部電気電子工
学科 松本 香技術専門職員，土居原 和良氏 深く感謝致 ま 。
本研究 進 あ ，貴 御教示 御助言 きま ，岡田 光司氏 心
感謝致 ま 。
，本研究 遂行 あ ，神戸大学大学院工学研究科電気電子工学
専攻 積回路情報研究室 暮 武氏 現在 株 村田製作所 ，藤岡 也氏，
Son Yang-uk氏 現在 ，北山 貴彦氏 現在 ネサ エ クト ク 株 ， 々
木 仁氏 現在 川崎 工業 株 ， 畠 昂平氏 現在 富士通 株 ，坂本 博之
氏，切山 亜弓氏 現在 パ ソ ック 株 ，陸井 賢人氏 現在 株 松製作所 ，
松塚 凌氏，古井 秀弥氏，浅 茂生氏，篠永 恭平氏，村田 大智氏，望月 香那
氏 ，本研究以外 内容 関 様々 議論 場 い 多大 御協力
きま 。ま ，塩木 講輔氏 現在 パ ソ ックシ テムネットワーク 株 ，渡
辺 浩介氏 現在 オム ン 株 ，千崎 弘人 現在 西日本旅客鉄 株 ，松山
友紀氏 現在 裕幸計装 株 ，谷岡 駿氏 現在 ソ ー 株 ，天満 健氏，下
100 謝辞
友大氏 現在 西日本旅客鉄 株 ，片山 直樹氏 現在 新日鉄 金ソ ューショ
ン 株 ，山本 直也氏，澤井 剛史氏，竹崎 彩乃氏 研究生活や課外活動
っ 本研究へ 志気高揚 いう面 きま 大きく御貢献く いま 。
改 深く感謝い ま 。
最後 ，大学生活 研究生活 温 く見守っ く いま 両親 兄弟 心
感謝致 ま 。
101
本研究に関する発表論文
学術論文
[1] Y. Shizuku, T. Hirose, N. Kuroki, M. Numa, and M. Okada, Ener-
gy-efficient AES subbytes transformation circuit using asynchronous circuits
for ultra-low voltage operation, IEICE Electronics Express, vol. 12, no. 4,
pp. 1-10, Jan. 2015.
[2] Y. Shizuku, T. Hirose, N. Kuroki, M. Numa, and M. Okada, “An Ener-
gy-efficient 24T flip-flop consisting of standard CMOS gates for ultra-low
power digital VLSIs,” IEICE Transactions on Fundamentals of Electronics,
Communications and Computer Sciences, vol. E98-A, no. 12, pp. 2600-2606,
Dec. 2015.
国際会議
[3] Y. Shizuku, T. Kogure, T. Fujioka, T. Hirose, N. Kuroki, and M. Numa,
"Saving power consumption in final stage adder of multiplier by using dif-
ference in arrival times with input signals," The 17th Workshop on Synthesis
And System Integration of Mixed Information technologies (SASIMI 2012),
pp. 192-196, Mar. 2012.
[4] Y. Son, Y. Shizuku, T. Kogure, T. Hirose, N. Kuroki, and M. Numa, "Reduc-
tion of glitches for low-power multipliers using 4-2 compressors based on
hybrid-CMOS logic style," The 17th Workshop on Synthesis And System In-
tegration of Mixed Information technologies (SASIMI 2012), pp. 534-538,
Mar. 2012.
[5] T. Kitayama, K. Michibata, Y. Shizuku, T. Hirose, N. Kuroki, and M. Numa,
102 本研究 関 る発表論文
"Hardware architecture for real-time operation of learning-based su-
per-resolution using binary search tree," The 17th Workshop on Synthesis
And System Integration of Mixed Information technologies (SASIMI 2012),
pp. 492-496, Mar. 2012.
[6] J. Sasaki, Y. Shizuku, T. Hirose, N. Kuroki, and M. Numa, "A technique for
accelerating SVM-based image recognition using GPU," The 17th Workshop
on Synthesis And System Integration of Mixed Information technologies
(SASIMI 2012), pp. 28-32, Mar. 2012.
[7] Y. Shizuku, T. Hirose, Y. Danno, N. Kuroki, and M. Numa, "A compact and
energy-efficient Muller C-element for low-voltage asynchronous CMOS dig-
ital circuits," The 18th Workshop on Synthesis and System Integration of
Mixed Information technologies (SASIMI 2013), pp. 118-122, Oct. 2013.
[8] K. Kugai, Y. Shizuku, T. Hirose, N. Kuroki, and M. Numa, "A technique for
accelerating adaptive super resolution technique based on local features of
images using GPU," The 18th Workshop on Synthesis and System Integration
of Mixed Information technologies (SASIMI 2013), pp. 170-175, Oct. 2013.
[9] A. Kiriyama, R. Matsuzuka, K. Michibata, T. Kitayama, Y. Shizuku, T. Hi-
rose, N. Kuroki, and M. Numa, "A memory Saving technique for 4K su-
per-resolution circuit with binary tree dictionary," The 18th Workshop on
Synthesis and System Integration of Mixed Information technologies (SAS-
IMI 2013), pp. 360-365, Oct. 2013.
[10] Y. Shizuku, T. Hirose, N. Kuroki, M. Numa, and M. Okada, "A 24-transistor
static flip-flop consisting of NORs and inverters for low-power digital
VLSIs," 12th IEEE International NEW Circuits And Systems (NEWCAS)
conference, pp. 137-140, Jun. 2014.
[11] R. Matsuzuka, T. Hirose, Y. Shizuku, N. Kuroki, and M. Numa, " A 0.19-V
minimum input low energy level shifter for extremely low-voltage VLSIs," in
Proceedings of International Symposium on Circuits and Systems (ISCAS),
pp. 2948-2951, May. 2015.
103
国内会議
[12] 小暮 武, 藤岡 也, 雫 譲, 廣瀬哲也, 黒木修隆, 沼 昌宏, "ハイ ッ
型 CMOS 論理構成の 4-2 加算器 よる乗算器の ッ 削減," 情報処理
学会研究報告, vol. 2009-SLDM-142, no. 20, 2009 12 月.
[13] 雫 譲, 藤岡 也, 小暮 武, 廣瀬哲也, 黒木修隆, 沼 昌宏, "入力信号間
生 る遅延を考慮 た桁上げ吸収回路の低消費電力 ", DA ン
ム 2010, pp. 153-158, 2010 9 月.
[14] Son Yang-uk, 雫 譲, 小暮 武, 廣瀬哲也, 黒木修隆, 沼 昌宏, "ビッ 構
成の異 る加算器を組み合わせた木構造部 積加算回路 よる乗算器の
ッ 削減", DA ン ム 2011, pp. 57-62, 2011 8 月.
[15] 佐々木 仁, 雫 譲, 廣瀬哲也, 黒木修隆, 沼 昌宏, "SVM 基づく画像
認識処理の GPU を用いた高 手法", DA ン ム 2011, pp. 153-158,
2011 9 月.
[16] 畠昂 , 山亜弓, 山貴彦, 雫 譲, 廣瀬哲也, 黒木修隆, 沼 昌宏,
"二 木辞書を用いた学習型超解像の ーム処理型アーキ ",
DA ン ム 2012, pp. 31-36, 2012 8 月.
[17] 坂本博之, 佐々木 仁, 雫 譲, 黒木修隆, 廣瀬哲也, 沼 昌宏, " ー
ッ 変換 基づく学習型超解像の GPU よる高 手法", 第 11 回情報
科学技術 ォー ム FIT2012 , B-004, 2012 9 月.
[18] 佐々木 仁, 坂本博之, 雫 譲, 黒木修隆, 廣瀬哲也, 沼 昌宏, "
ー 入力 対応 た重み付き多数決 よる識別器の GPU よる高 ",
第 11 回情報科学技術 ォー ム FIT2012 , B-005, 2012 9 月.
[19] 松塚 凌, 山亜弓, 畠昂 , 雫 譲, 廣瀬哲也, 黒木修隆, 沼 昌宏,
"学習型超解像 よる 4 倍拡大映像出力ハー アの実現と辞書探索回
路の規模削減", 第 13 回情報科学技術 ォー ム FIT2014 , C-001, 2014
9 月.
[20] 篠永 恭 , 廣瀬 哲也, 雫 譲, 松塚 凌, 黒木 修隆, 沼 昌宏, "
ッ ョ 領域動作 適 た ン ー の イ ン 手法", 第 28 回
回路と ムワー ョッ , pp.88-93, 2015 8 月.
[21] 松塚 凌, 廣瀬 哲也, 雫 譲, 黒木 修隆, 沼 昌宏, "幅広い電圧 ベ 変
換を実現 る低消費電力 ベ ", 成 27 度 VDEC イ ー
104 本研究 関 る発表論文
ォー ム, 2015 8 月.
[22] 村田大智, 山亜弓, 雫 譲, 廣瀬哲也, 黒木修隆, 沼 昌宏, "自己学習
型超解像 適用 る K-means ン 処理のハー ア よる実現",
第 14 回情報科学技術 ォー ム FIT2015 , C-010, 2015 9 月.
神戸大学博士論文 全 104 頁
低電圧動作に向けた低電力ディジタル集積回路設計に関する研究
提出日 2016 年 01 月 22 日
本博士論文が神戸大学機関リポジトリ Kernel に 掲載さ 場合，掲載登録日 公開日
リポジトリ 該当ペ ジ上に掲載さ ま 。
©雫 譲
本論文 内容 一部あ い 全部を無断 複製 転載 翻訳 こ を禁 ま 。
