Vivado Design Suite - Xilinx...消費電力解析および最適化 japan.xilinx.com 2 UG907...

Vivado Design Suite ユーザーガイド

消費電力解析および最適化

UG907 (v2013.2) 2013 年 6 月 19 日

消費電力解析および最適化 japan.xilinx.com 2UG907 (v2013.2) 2013 年 6 月 19 日

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改訂履歴次の表に、この文書の改訂履歴を示します。

日付バージョン改訂内容

2013/03/20 2013.1 Vivado Design Suite 2013.1 リリース用に変更 : • 「信号レート」および「トグルレート」の定義を修正

• [Properties] ビューの [Power] タブの変更点を含有 ( 「Vivado IDE からの What If? 解析の実行」 )

• 実行される適化のタイプを説明するため「Vivado IDE での消費電力適化の実行」を変更

2013/06/19 2013.2 Vivado Design Suite 2013.2 リリース用に変更 :• 「ベクターベースの予測」に「ベクターレスの消費電力予測は、スイッチングレートおよ

び %high を大幅に上書きしない限り、デザインの平均消費電力の予測です。」という記述を追加

• 「Vivado IDE からの消費電力レポートの解析」に Zynq-7000 AP SoC の消費電力解析に関する重要事項を追加

• 「Vivado IDE での消費電力適化レポートの表示」セクションを追加 (新規の Vivado 機能)

mailto:[email protected]

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http://www.xilinx.com/warranty.htm#critapps


目次

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

第 1 章 : FPGA の消費電力はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

消費電力の用語 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

FPGA の電源 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

FPGA の消費電力と全般的な設計プロセス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

ザイリンクス消費電力予測/解析/ 適化ツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

第 2 章 : 消費電力予測手法 : 初期評価段階はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

Xilinx Power Estimator での初期消費電力予測 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

第 3 章 : 消費電力予測手法 :Vivado Design Suite でのデザインフロー段階はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

状況説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

Vivado IDE での消費電力概算の実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

第 4 章 : Vivado Design Suite での消費電力解析および最適化はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

消費電力解析 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

消費電力の適化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

第 5 章 : 消費電力削減のためのヒントおよび手法はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

システムレベル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

デザインレベル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

付録 A : その他のリソースザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

ソリューションセンター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

リファレンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

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第 1 章

FPGA の消費電力

はじめにこの章では、ボードに搭載した FPGA の消費電力の説明で使用される用語を説明します。システム開発における FPGAの開発についても説明し、設計フローの各段階でどのような操作が実行されるかを示します。また、消費電力の概算、解析および適化に使用されるザイリンクスツールについても説明します。

消費電力の用語このガイドでは、次の用語が使用されます。

静止電流

出力電流負荷、アクティブなプルアップ抵抗がなく、すべての I/O ピンがトライステート状態でフロートしているブランクデバイスにより引き込まれる電流

デバイスのスタティック消費電力

接続されているすべての電源レールのトランジスタのリーク電流、およびコンフィギュレーション後に FPGA が正常に動作するために必要な回路からの消費電力。プロセス、電圧、および温度の関数で求められ、デバイスの安定した状態での寄生リーク電流を表します。

デザインの消費電力

入力データのパターンおよびデザインの内部動作により発生するユーザーデザインの消費電力。瞬間的なものであり、各クロックサイクルで異なります。電圧レベル、使用されるロジックリソースおよび配線リソースにより決まります。これには、 I/O 終端、クロックマネージャー、および使用時に電力を必要とするその他の回路からのスタティック電流が含まれます。オフチップデバイスに供給される電力は含まれません。

オンチップの総消費電力

FPGA 内の消費電力の合計で、デバイスのスタティック消費電力とデザインの消費電力を加算したものです。熱消費電力とも呼ばれます。



消費電力の用語

オフチップ消費電力

電源から FPGA の電源ピンを介して I/O から放出され、外部ボードコンポーネントで消費される電流。 FPGA から供給される電流は、通常 I/O 終端、LED、ほかのチップの I/O バッファーなどのオフチップコンポーネントで消費され、デバイスのジャンクション温度の上昇には関係しません。

パワーオン電流

FPGA に初に電源を投入したときに発生する過渡電流。各電圧電源、 FPGA の構造、電源が公称電圧まで上昇する能力によって異なります。この電流は、温度、電源の投入順などのデバイスの動作条件にもよります。アーキテクチャの向上や、適切な電源投入順により、パワーオン電流は動作電流よりも通常小さくなります。

ジャンクション温度 (°C)動作中のデバイスの温度。デバイスを選択する際は、通常温度グレードを選択します。この温度グレードは、デバイスが仕様どおり正常に動作する温度範囲を定義します。動作条件がグレードの大温度を超え、絶対大温度未満である場合、デバイスの動作は保証されません。絶対大温度を超えると、デバイスが破損する可能性があります。

ジャンクション温度 = 周囲温度 + 熱消費電力 * 周囲空気に対する熱抵抗

周囲温度 (°C)システムの動作条件下におけるデバイス周囲の空気の温度。

周囲空気に対する熱抵抗 (Θ JA (°C/W))Theta-JA、TJA とも記述されます。FPGA シリコンから周囲の環境 (デバイスジャンクションから周囲空気) に消費電力がどのように放散されるかを定義する係数です。シリコンチップの寸法から周囲空気までのすべての要素、およびパッケージ、 PCB、ヒートシンク、エアフローなどの要素が影響します。これは通常、発生した熱が環境に放散される次の 2 つの主なパスからの熱抵抗と相互依存性を組み合わせたものです。

• ダイから上方の空気へ (ジャンクションから周囲空気、 ΘJA)

• ダイからボードを介して下方の空気へ (ジャンクションからボード、 ΘJB)

デバイス特性

• Advance

デバイスのデータモデルが早期プロダクションデバイスロットからのシミュレーション結果または計測結果に基づいていることを示します。このデータは通常、製品リリースから 1 年以内に入手可能となります。消費電力モデルデータは比較的安定しており、余裕を持たせた設定ですが、実際の値は上下する可能性があります。この仕様のデータは、 Preliminary や Production 仕様のデータほど正確ではありません。

• Preliminary

デバイスのデータモデルがエンジニアリングサンプルシリコンの特性評価データに基づいていることを示します。この仕様では、デバイスファブリック内にあるほぼすべてのブロックが特性評価されています。 Advance 仕様と比較すると、消費電力値の精度は高くなります。

• Production

特定のデバイスファミリの十分な量産を経た上で特性評価が行われ、多数の生産ロットを対象とした完全な電力相互関係が確立された後にリリースされたことを示します。この特性化データのデバイスモデルは、通常変更されません。



FPGA の電源

信号レート

シングルレートは、秒ごとのエレメントがステート (high から low、 low から high) を変更した回数で、ザイリンクスツールでは、秒ごとの遷移数が百万単位で示されます (Mtr/s)。

トグルレート

トグルレートは、同期ロジックエレメントの出力がその入力に対して切り替わるレート (%) を示し、 0 ～ 200% の範囲で表示されます。トグルレートが 100% の場合、出力は各クロックサイクルごとに平均 1 回トグルします。トグルレートが 200% の場合、各クロックサイクルで出力が平均で 2 回トグルことを示し、有効出力信号周波数はクロック周波数と同じになります。

クロックに同期しないネットやロジックなどの非同期エレメントでは、トグルレートは算出されません。 Vivado 消費電力ツールでは、これらのタイプのエレメントにシングルレートが使用されることが前提とされます。

ヒント : 同期エレメントに接続される個々の I/O のトグルレートは、同期エレメントのイネーブルレート (通常セット / リセット /クロックイネーブルポート ) により調整されている可能性があります。

スタティック確率レート

解析期間中にエレメントが High に駆動される期間の割合を定義します。このレートは「% High」とも記述されます。

クロックバッファーイネーブル

クロックバッファーがイネーブルになっている割合の平均値 (%) を示します。

シングル/ダブルデータレート

同期 I/O に対し、このモジュールの I/O のデータレートを示します。

FPGA の電源FPGA には、複数の電源が必要です。各電源では、さまざまな FPGA リソースで必要になる電力が提供されます。これにより、異なる電圧レベルでさまざまなリソースを動作させることができるので、ノイズや寄生効果に対して高い耐性を保ちながら、パフォーマンスおよび信号強度を向上できます。

表 1-1 に、各種電源およびその電源が供給されるザイリンクス FPGA 内のロジックリソースを示します。これらの詳細は、ザイリンクスデバイスファミリによって異なる場合があるので、この表はガイドラインとしてのみ示しています。



FPGA の消費電力と全般的な設計プロセス

FPGA の消費電力と全般的な設計プロセスプロジェクト考案から完成まで、消費電力に影響するさまざまな側面を考慮する必要があります。ほかのすべての制約 (機能、パフォーマンス、コスト、およびタイムトゥマーケット ) を一時的に除外すると、消費電力に関連するタスクは次の 2 つに分類できます。

• 物理的

エンクロージャ、ボードの形状、電源、電源分配ネットワーク (PDN)、消費電力の熱による散逸構造

• 論理的

エリア、パフォーマンス、 I/O インターフェイスのシグナルインテグリティ

次の章で、これらの 2 つの分野の依存関係を示します。ただし、前者はハードウェアの決定事項、後者は主に FPGAの論理デザインが関係するという点が異なります。通常、ハードウェアの選択およびサイズ設定は、プロトタイプボードを構築できるよう、デザインフローの初期段階で行います。 FPGA の機能による消費電力への影響は早期に予測可能で、デザインロジックが完成に近づくにつれ、より正確な値が得られるようになります。図 1-1 に典型的なシステムの設計プロセスを示し、消費電力に関連する判断箇所をハイライトします。この図では、デバイスとその冷却

表 1-1 : FPGA リソースとその電源

電源電源が供給されるリソース

VCCINT

および

VCCBRAM(3)

• すべての CLB リソース

• すべての配線リソース

• すべてのクロックバッファーを含むクロックツリー全体

• ブロック RAM/FIFO(1)

• DSP スライス (1)

• すべての入力バッファー

• IOB に含まれるロジックエレメント (ILOGIC/OLOGIC)(1)

• ISERDES/OSERDES(1)

• クロックマネージャー (MMCM、 PLL など) (大部分は Vccauxで供給されるため少量のみを供給)

• MGT の PCIE および PCS 部分

VCCAUX

および

VCCAUX_IO(3)

• クロックマネージャー (MMCM、 PLL など)(1)

• IODELAY/IDELAYCTRL(1)

• すべての出力バッファー

• 差動入力バッファー

• VREF ベースのシングルエンド I/O 規格 (HSTL18_I など)• 位相器

VCCO • すべての出力バッファー • 一部の入力バッファー

• デジタル制御インピーダンス (DCI) 回路 (オンチップ終端(OCT))(2)

MGT* • トランシーバーの PMA 回路

注記 :1. 一部のデバイスファミリのみに含まれます。詳細は、該当するデータシートおよびユーザーガイド

を参照してください。

2. バンク 0 の VCCO (VCCO_0 または V0CCO_CONFIG) は、バンク 0 に含まれるすべての I/O とコンフィ

ギュレーション回路に電源を供給します。詳細は、該当するコンフィギュレーションユーザーガイ

ドを参照してください。

3. ザイリンクス 7 シリーズ FPGA のみ


http://www.xilinx.com/cgi-bin/SW_Docs_Redirect/sw_docs_redirect?locale=jp&topic=user+guides

http://www.xilinx.com/cgi-bin/SW_Docs_Redirect/sw_docs_redirect?locale=jp&topic=user+guides


FPGA の消費電力と全般的な設計プロセス

パーツを選択する時点では、 FPGA ロジックが完成していないことがわかります。このため、 FPGA ロジックの消費電力要件を予測する手法が必要です。これらの手法については、第 2 章, 消費電力予測手法 : 初期評価段階および第 3 章, 消費電力予測手法 : Vivado Design Suite でのデザインフロー段階で説明します。

この後の章で、設計プロセス全体において消費電力を解析し、削減する手法を示します。

X-Ref Target - Figure 1-1

図 1-1 : FPGA の設計プロセスにおける消費電力



ザイリンクス消費電力予測/解析/最適化ツール

ザイリンクス消費電力予測/解析/最適化ツールザイリンクスでは、FPGA の温度要件および電源要件をデザインサイクルを通して評価できるツールおよび資料を提供しています。図 1-2 に、 FPGA の各デザインサイクルで使用できるツールを示します。ツールには、スタンドアロンのものとインプリメンテーションツールに統合されているものがあり、後者は設計プロセスの各段階で利用できる環境および情報と一貫しています。すべてのツールには通信チャネルがあり、解析が効率よく行えるように情報を交換できます。

Xilinx Power Estimator (XPE)Xilinx Power Estimator (XPE) は、通常プロジェクトの設計前とインプリメンテーション前の段階で使用されるスプレッドシート形式の消費電力予測ツールです。XPE はアーキテクチャの評価およびデバイスの選択に利用でき、またアプリケーションに適切な電源や温度管理コンポーネントの選択に役立ちます。XPE インターフェイス (図 1-3) では、デザインのリソース使用量、アクティビティレート、 I/O 負荷などのさまざまな要素を指定でき、これらをデバイスモデルと組み合わせて電力分配が予測されます。

また、デザインサイクル後半のインプリメンテーションおよび消費電力を適化する段階でも、たとえば設計変更指示 (ECO) の消費電力への影響を評価する場合などに、 XPE がよく使用されます。複数のチームによりインプリメントされる大型デザインでは、プロジェクトリーダーが XPE を使用して各チームのモジュールの使用量およびアクティビティをインポートして総消費電力を監視し、制約が満たされるように消費電力の割り当てを変更できます。

XPE スプレッドシートは、ザイリンクスウェブサイトの消費電力効果のページから入手できます。http://japan.xilinx.com/power.


図 1-2 : FPGA 設計プロセスで使用できる Vivado 消費電力予測/解析ツール


http://japan.xilinx.com/power





図 1-3 : Xilinx Power Estimator スプレッドシート




Vivado 消費電力解析

Vivado™ 消費電力解析機能は、合成後、配置後、配線後など、フローのさまざまな段階で消費電力解析を実行します。配線後には、インプリメント済みのデザインのデータベースから実際に使用されるロジックリソースおよび配線リソース情報が読み出されるので、精度がも高くなります。図 1-4 に、消費電力レポートのサマリと、クロックドメイン、リソースの種類、デザイン階層など、使用可能なさまざまなビューを示します。 Vivado 統合設計環境 (IDE)で環境設定やデザインアクティビティを変更でき、デザインの電源および熱消費電力をどのように減らすかを検討できます。消費電力レポートからデザインにクロスプローブすることも可能で、消費電力の大きい階層やリソースを特定および評価するのに便利です。

Vivado Design Suite アーキテクチャのサポートについては、』『Vivado Design Suite ユーザーガイド : リリースノート、インストールおよびライセンス』 (UG973) [参照 1] を参照してください。

Vivado 消費電力最適化

Vivado デザインツールでは、さまざまな消費電力の適化が提供されており、デザインのダイナミック消費電力を大 30% 削減できます。これらの適化では、 ASIC で使用されるクロックゲーティング手法が使用され、デザイン

の出力に影響しない部分や、そのクロックサイクルでステートのアップデートが不要な部分のアクティビティを小限に抑えることができます。消費電力適化は、デザイン全体に適用するか、選択した部分のみに適用できます。

Vivado では、 Vivado IDE または Tcl コマンドを使用して消費電力適化を実行できます。


図 1-4 : Vivado 消費電力解析



第 2 章

消費電力予測手法 : 初期評価段階

はじめにこの章では、デザインサイクルの初期評価段階でデザインの消費電力を評価する方法を説明します。この段階では、Xilinx Power Estimator を使用します。

初期評価段階が終了している場合は、デザインサイクルの後の段階でデザインの消費電力を評価する方法を説明する次の章に進んでください。後の段階では、消費電力予測を自動的に簡単に実行できる Vivado™ Design Suite を使用します。

Xilinx Power Estimator での初期消費電力予測

状況説明

この段階では、アプリケーションにとって FPGA がも効率のよい技術であることが判断されています。ここでは、要求される機能、パフォーマンス、コスト、および消費電力に合うベンダー、ファミリ、およびパッケージを決定する必要があります。つまり、ロジックがまだ 1 つも開発されていない段階でデバイスの総消費電力を予測する必要があるということです。総消費電力要件を理解しておくと、電力分配および冷却仕様を定義する際に役立ちます。電源はいくつ必要か、各電源で使用される電力はどれくらいか、吸収されたエネルギーでどれくらいの熱が生成されるかなどについて考慮するのが一般的です。 Xilinx Power Estimator を使用すると、これらの質問に対する答えを得ることができます。 XPower Estimator は、 FPGA ロジックとデバイスがはんだ付けされるプリント回路基板を同時に開発するのに役立ちます。これにより、必要なマージンを理解し、インプリメント後にシステムを指定範囲内で動作させることができるようになります。図 2-1 に、 Xilinx Power Estimator のインターフェイスを示します。





図 2-1 : Xilinx Power Estimator (XPE) で示される消費電力情報




Xilinx Power Estimator での消費電力予測

FPGA デザインでは、正常に機能する信頼性の高いシステムを作成するには、消費電力使用および冷却使用を適切に設定する必要があります。ほとんどの場合、PCB を設計する前に温度仕様および消費電力仕様を設定しておく必要があり、 FPGA は柔軟性が高いため、システムデザインや PCB 製造の前に FPGA デザインが完了していないか開始していないことがよくあります。 FPGA デザインではビットストリーム、クロッキング、およびチップに入力されるデータによって温度特性および電力特性が大きく変化するので、これは課題となります。

電力または温度システムを過小設計すると、 FPGA が仕様範囲外で動作する結果となり、 FPGA が目的のパフォーマンスで動作しなかったり、重要な問題が発生する可能性があります。電力システムを過剰設計した場合、通常問題はそれほど深刻ではありませんが、不必要にコストが高くなったり、全体的な FPGA デザインがより複雑になることがあります。デザインが完了する前に消費電力を予測するのは簡単なことではありません。

次の手順は、消費電力解析に焦点を置いていることに注意してください。複数の消費電力の適化を解析中に試したり適用したりでき、消費電力の大幅な削減につながることがあります。これらの適化手法については、次の章で説明します。

手順 1 : ターゲットデバイス用の最新版 Xilinx Power Estimator の入手

新版の Xilinx Power Estimator (XPE) ツールを使用することが重要です。消費電力情報は、新の消費電力モデルおよび特性化データに基づいて随時アップデートされます。新版の XPE は、ザイリンクスウェブサイトhttp://japan.xilinx.com/power から入手できます。設計プロセス中このウェブサイトをときどき確認して、新しいバージョンが入手可能であるかどうかを確認することをお勧めします。新しいバージョンが入手可能な場合は、新しいバージョンの [Summary] シートで [Import File] ボタンをクリックすると、以前のバージョンからデータをインポートできます。 Xilinx Power Estimator を新の状態にしておくことで、消費電力解析に常に新の消費電力情報が使用されるようになります。

手順 2 : [Summary] シートへのデバイス情報の入力

[Summary] シートの [Device] セクションの各フィールドを適切に設定してください。各設定が、スタティック消費電力およびクロッキング消費電力などの消費電力の算出に大きく影響します (図 2-2)。





[Device] セクションに次の情報を入力します。

• [Family] および [Device] :不適切なファミリまたはデバイスを選択すると、クロックのデザイン消費電力など、デバイスおよびデザインの消費電力予測が不正なものとなります。また、使用可能なデバイスリソースも不正になります。

• [Package] :パッケージの選択は、デバイスの放熱、そして終的なジャンクション温度に影響します。ジャンクション温度が不正な場合、デバイスのスタティック消費電力算出が不正になります。

• [Speed Grade] (指定可能な場合) :デザインの要件にも適したスピードグレードを選択します。一部の FPGAファミリでは、スピードグレードによって消費電力仕様が異なります。

• [Temp Grade] :デバイスに適した温度グレードを選択します。通常は [Commercial] または [Industrial] です。この設定によりスタティック消費電力仕様が異なるデバイスもあります。これを適切に設定することにより、選択したデバイスに対して正しいジャンクション温度範囲が表示されます。

• [Process] :ワーストケース解析では、 [Maximum] に設定することをお勧めします。デフォルト設定は [Typical] で、スタティックに計測した場合に近い結果が得られますが、 [Maximum] に変更すると、消費電力仕様がワーストケースの値に変更されます。

• [Voltage ID Used] :Voltage ID (VID) 電圧は、FPGA がパフォーマンスの仕様を満たしながら動作可能な小 VCCINT電圧です。この電圧は FPGA の製造時にテストされており、その値は FPGA の DNA (デバイス識別子) eFUSE レジスタにプログラムされています。VID 機能をデザインで有効にして FPGA をこの VID 電圧で動作させると、公称電圧での動作時と比較してスタティック消費電力を大幅に削減できます。

注記 : このオプションは、Virtex®-7 で [Speed Grade] に [-1]、[Temp Grade] に [Commercial]、[Process] に [Maximum]を指定した場合にのみ有効になります。


図 2-2 : [Summary] シートのデバイス情報




手順 3 : [Summary] シートへの環境情報の入力

[Summary] シートの [Environment] セクションで適切な環境条件を設定します (図 2-3)。

[Environment] セクションに次の情報を入力します。

• [Ambient Temp (°C)] :FPGA デザインを含むエンクロージャ内で達する可能性のある大温度を指定します。この設定と、エアフローやその他の放熱経路 (ヒートシンクなど) により、ジャンクション温度が正確に算出され、デバイスのスタティック消費電力がより正確に算出されます。

• [Airflow (LFM)] :チップのエアフローは、 LFM ( リニアフィート /分) で計測されます。 LFM は、 CFM (立方フィート /分) で表されたファンの出力を空気が通過する断面で除算して求めることができます。 FPGA およびファンの具体的な配置が FPGA 上の空気の動きに影響し、放熱に影響する可能性があります。このパラメーターのデフォルト値は 250LFM です。エアフローなし (静止空気中) で FPGA を動作させる場合、デフォルトの 250LFM を0LFM に変更する必要があります。

• [Heat Sink] :ヒートシンクを使用しており、詳細な放熱情報がない場合は、使用するヒートシンクのタイプに適切なプロファイルを選択します。このパラメーターとほかのパラメーターを使用して、有効 ΘJB が算出され、より正確なジャンクション温度および静止消費電力が算出されます。ソケットの設計および構造によって、ヒートシンクとして機能するものもあります。

• [Board Selection] および [# of Board Layers] :ボードのおおよそのサイズとスタックを選択すると、ボード自体の熱伝導性を考慮することにより、有効 ΘJB の算出に役立ちます。

• [ΘJB] :ボードおよびシステムのより正確な温度モデルが存在する場合は、FPGA からの放熱量をしていするために ΘJB (プリント回路基板の熱抵抗) を使用する必要があります。


図 2-3 : [Summary] シートの環境情報




より正確なカスタム [ΘJB] を指定すると、ジャンクション温度がより正確に予測され、デバイスのスタティック消費電力をより正確に算出できるようになります。

重要 : カスタム [ΘJB] を指定するには、 [Board Selection] を [Custom] に設定する必要があります。カスタム [ΘJB] を指定する場合は、正確な消費電力を算出するため、 [Board Temperature] も指定する必要があります。

手順 4 : すべての電源に対してワーストケースの電源電圧を設定

デフォルトでは、デバイスの各電圧レールは公称値に設定されます。正確な消費電力予測を得るためには、 FPGA デバイスでのワーストケースの値 ( 大電圧値) を指定する必要があります。これは通常、各レールへの電源/レギュレータの公称出力値と許容誤差を使用して算出されます。特に未調整の電源で IR (電圧) が大きく低下する可能性がある場合は、電圧降下を大電圧の計算に含める必要があります。

一部の VCCO または MGT 電源を使用しない場合は、これらの電源の値はデフォルトのままにしてください (図 2-4)。

手順 5 : クロックおよびリソース情報の入力

デザインを Vivado ツールで既に実行している場合、デザインの前リビジョンがあり解析の開始点として使用できる場合は、デザインの XPower エクスポートファイル (.xpe) を XPE にインポートしてリソース情報を入力できます。これには、 [Summary] シートで [Import File] ボタンをクリックします。 Vivado XPE インポートファイルを読み込んだ場


図 2-4 : [Summary] シートの電源情報




合でも、データが正しいことを確認してください。インポートした情報は、完全な情報ではなく、情報を入力するための開始点と考えてください。いずれの場合でも、各リソースのタブを確認して、デザインで使用されるリソースを入力してください。

• クロックツリー

[CLOCK] シートでは、クロック、周波数 ([Frequency])、使用されるクロックリソースを入力します (図 2-5)。使用されるクロックリソースが不明な場合は、 [Type] をデフォルトの [Global] のままにしてください。この時点では、ファンアウト ([Fanout]) を気にする必要はありません。これについては、手順 6 で説明します。 [Clock BufferEnable] は [100%]、 [Slice Clock Enable] は [50%] のデフォルト値のままにします。

• ロジック

[LOGIC] シートでは、使用されるスライスリソースの予測数を入力します (図 2-6)。 [LUTs as] 列には、演算またはロジックに使用される LUT 数 ([Logic])、 SRL としてコンフィギュレーションされる LUT 数 ([Shift Registers])、メモリとしてコンフィギュレーションされる LUT 数 (Distributed RAMs]) を入力します。 [Registers] 列には、デザインにコンフィギュレーションされるレジスタまたはラッチの数を入力します。異なるロジックファンクションまたは特性 (クロックスピード、トグルレートなど) に個別の行を使用してください。


図 2-5 : [CLOCK] シート




FPGA 設計の初期段階では、これらのリソースの正確な数を入手することは困難なので、初期段階では概算値を使用し、設計プロセスが進行したら値を更新していくようにします。

ヒント : クロック周波数情報を入力する際は、 Excel のセルを関連付ける機能を使用し、 [CLOCK] シートに入力されているセルと関連付けます。これには、 [LOGIC] シートで [Clock (MHz)] セルを選択し、「=]と入力して、そのロジックのクロックソースに関連するセルを [CLOCK] シートで選択します。これで、そのセルに [CLOCK] シートの値が自動的に入力されるようになります。このようにすると、仕様の変更や消費電力と周波数のトレードオフを調べる際など、クロック周波数を変更する必要がある場合に、値を 1 箇所で変更するだけですみます。また、データの入力ミスも避けることができます。

• I/O

XPE の [IO] シートを入力すると、チップのすべてのレールの全体的な予測値が正確なものとなります (図 2-7)。選択した I/O 規格および I/O 回路によって、 VCCO レールだけでなく、 VCCINT および VCCAUX レールでも多量の電力が消費される可能性があります。多くの場合、各デバイスインターフェイスを個別に入力し、またインターフェイス信号をデータ、制御、クロック信号に分割するのがも簡潔です。このようにすると、異なる I/O 規格、ロードやトグルレートなどのその他の I/O 特性を指定しやすくなります。

推奨 : XPE で [Add Memory Interface] をクリックし、 [XPE Memory Interface Configuration] ダイアログボックスを使用すると、複雑なメモリインターフェイスに関連する I/O を簡単に追加できます。


図 2-6 : [LOGIC] シート




I/O の電流の算出では、標準ボードトレースおよび終端が適用されていると想定した予測電力が使用されます。

ヒント : 差動 I/O を使用している場合、各入力および出力はペアとして指定する必要があります。スプレッドシートの 2 つの入力を指定して 1 つの差動入力を表すことはしないでください。

DDR 規格などの複雑な規格のデータを入力するには、 [XPE Memory Interface Configuration] ダイアログボックスを使用すると簡単です (図 2-8)。このダイアログボックスに関連する入力を入力すると、 [IO] シートの該当する行に情報が入力されます。

• ブロック RAM


図 2-7 : [IO] シート


図 2-8 : [IO] シートの [XPE Memory Interface Configuration] ダイアログボックス




[BRAM] シート (図 2-9) では、デザインで使用するブロック RAM (BRAM) の数とコンフィギュレーションを入力します。 [Enable Rate] を ENA または ENB ポートがイネーブルである時間の割合に変更してください。 RAM がイネーブルの時間はダイナミック消費電力に直接比例するので、BRAM の消費電力を正しく予測するには、このパラメーターに適切な値を入力することが重要です。

推奨 : XPE で [Add Memory] をクリックし、 [XPE Memory Configuration] ダイアログボックスを使用すると、デザインのブロック RAM を簡単に追加できます。

• DSP

[DSP] シートを入力します。 DSP ブロックは、カウンター、バレルシフター、 MUX、その他の一般的な機能など、乗算器以外の目的でも使用できます。

• クロックマネージャー (CLKMGR)

デザインで MMCM または PLL が使用されている場合は、 [CLKMGR] シートでその使用法とコンフィギュレーションを指定します。

• GT

デザインで GT (シリアルトランシーバー ) が使用されている場合は、[GTX] シートでその使用法とコンフィギュレーションを指定します。

推奨 : [Add GTX Interface] ボタンをクリックし、 [XPE Transceiver Configuration] ダイアログボックスを使用すると、データを簡単に正確に入力できます(図 2-10)。


図 2-9 : [BRAM] シート




手順 6 : トグルおよび接続パラメーターの設定

[Toggle Rate]、 [Average Fanout]、または [Enable Rate] を含むタブで、これらの値を確認します。トグルレートおよびイネーブルレートがわかっていない場合は、デフォルト値のままにすることをお勧めしますが、デフォルト値がデザインの特性を表していない場合は、必要に応じて変更してください。たとえば、メモリインターフェイスにインターフェイス上のトグルレートを高く保つトレーニングパターンルーチンがあることがわかっている場合は、これを反映してトグルレートを高くします。また、回路のクロックイネーブルが回路全体のアクティビティを削減するように指定されている場合は、トグルレートを低くします。トグルレートを決定する方法の詳細は、『Xilinx PowerEstimator ユーザーガイド』 (UG440)[参照 4] を参照してください。

クロックファンアウトのも簡単な指定方法は、特定のクロックドメインにあるすべての同期エレメントを加算する式を作成することです。たとえば、あるクロックの [Fanout] セルを選択し、「=SUM(」と入力して、そのクロックが供給される同期エレメント (BRAM、フリップフロップ、シフトレジスタ、 SelectRAM など) の数を指定するセルをすべて選択します。選択し終わったら閉じかっこを入力します。これで、 [Fanout] セルに適切な値が入力されるようになります。クロックファンアウトをこのように入力すると、簡単であるだけでなく、リソース数が変更された場合に自動的にアップデートされます。終的な式は、次のようになります。

=SUM(LOGIC!E3:G3,IO!E3:G3,BRAM!C4,MULT!C3)

ロジックのファンアウトでは、データパスおよび制御パスの特性を考慮する必要があります。 DSP デザインなど、シーケンシャルデータパスが適切に構築されているデザインでは、ファンアウトは通常デフォルト値よりも小さくなります。エンベデッドデザインなど、データ実行パスが多数あるデザインでは、ファンアウトはデフォルト値より


図 2-10 : [XPE Transceiver Configuration] ダイアログボックスを使用した GT のコンフィギュレーション


http://japan.xilinx.com/cgi-bin/docs/rdoc?l=en;v=2012..3;d=ug440-xilinx-power-estimator.pdf





も大きくなることがあります。トグルレートと同様、この情報がない場合は、デフォルト値のままにし、後で必要に応じて調整します。

I/O の [Output Load] には、各デザイン出力の単純な容量性負荷を入力します。この値は、駆動される出力のダイナミック消費電力に影響します。 [Output Load] の値は、主にその出力に接続されている各デバイスの入力容量の合計から求められます。入力容量は通常、 FPGA I/O が接続されているデバイスのデータシートに記載されています。

手順 7 : 結果の解析

結果を解析する前に、必要に応じて手順 1 ～ 6 を実行してください。これらの手順を完了したら、結果を解析します。ジャンクション温度が範囲を超えておらず、消費電力がプロジェクトで割り当てられている消費電力を超えていないことを確認してください。放熱または電力特性が指定範囲外の場合は、適切な結果が得られるように環境特性 (エアフロー、ヒートシンクなど) を調整するか、デザインのリソースおよび電力特性を調整してください。消費電力を抑えて必要な機能を達成できるようにするため、トレードオフを考慮します。トレードオフのオプションは、設計プロセスの初期段階で探索するのが適です。データの入力が完了してデバイスが選択したグレードの制限温度範囲内で動作している場合は、 XPE でレポートされた消費電力を使用して、デザインの電源レールを決定できます。入力したデータの信頼性が高くない場合は、 FPGA の消費電力システムを過小設計しないように、数値を多少水増しすることが可能です。ただし、データが十分に信頼できる場合は、ツールでレポートされた数値を水増しする必要はありません。

設計プロセスの進行に応じてスプレッドシートの情報を確認して更新し、新の要件およびインプリメンテーションの詳細が使用されるようにします。このようにすることでデザインの消費電力の新の状態がわかり、消費電力要件の調整が必要かどうかを早期に判断できます。

デザインサイクルの後半でデザインの消費電力を評価する方法は第 3 章「消費電力予測手法 : Vivado Design Suite でのデザインフロー段階」を、デザインの消費電力を削減する手法は第 5 章「消費電力削減のためのヒントおよび手法」を参照してください。



第 3 章

消費電力予測手法 :Vivado Design Suite でのデザインフロー段階

はじめにこの章では、デザインフロー段階での消費電力予測を自動的に簡単に実行できる Vivado™ Design Suite の機能を説明します。 Vivado Design Suite で消費電力予測を生成し、解析したら、第 5 章「消費電力削減のためのヒントおよび手法」に進み、デバイスの消費電力を小限に抑えるためにシステムを調べて変更する手法を学びます。

状況説明デザインフローが合成およびインプリメンテーション段階に進行するのに伴い、消費電力を定期的に調べ、放熱量が要件の範囲内に収まっていることを確認して、制約に近づきすぎているエリアがある場合に早期に発見して対処できるようにする必要があります。消費電力予測の精度は、デザインの段階によって異なります。

Vivado IDE での消費電力概算の実行このセクションでは、Vivado IDE の [Report Power] コマンドを使用した消費電力解析について説明します。ここでは、合成後に初めて消費電力解析を設定することを想定しており、ツールにアクティビティ情報を入力します。後続のrun では、 Vivado IDE の [Report Power] コマンドを使用して消費電力レポートを表示するか、または同等の Tcl コマンド (report_power) を使用して、 Vivado IDE を使用せずにテキスト形式の消費電力レポートを表示するかを選択できます。



Vivado IDE での消費電力概算の実行

ユーザー入力

特定のノードのアクティビティは、システムの仕様または FPGA が通信するインターフェイスにより決定されるので、どのデザインでも通常は既知です。特に FPGA の複数のセルを駆動するノード (セット、リセット、クロックイネーブル、クロック信号) に関してこの情報をツールに供給すると、消費電力予測に有益です。

これらのノードには、次が含まれます。

• クロックアクティビティ

すべての FPGA クロックドメインの正確な周波数、および外部から供給されるのか (入力ポート )、内部で生成されるのか、または外部からプリント回路基板に供給されるのか (出力ポート ) は、通常判明しています。

• I/O データポート

FPGA からのデータの入出力のプロトコルおよびフォーマットが判明していると、通常はツールで少なくとも一部の I/O に対して信号の遷移レートや信号の % High を指定できます。たとえば、プロトコルに DC バランス要件 (信号の % High が 50%) がある場合や、メモリインターフェイスへのデータの書き込みおよびメモリインターフェイスからのデータの読み出し頻度が判明している場合は、ストローブ信号およびデータ信号のデータレートを設定できます。


図 3-1 : Vivado での消費電力解析 : 解析用のデータを入力




• I/O および内部制御信号

システムおよびその機能から、セット、リセット、クロックイネーブルなどの制御信号のアクティビティを予測できる場合があります。これらの信号は通常、デザインロジックの広範囲部分をオン、オフにできるので、このアクティビティ情報を供給することで消費電力予測の精度が高くなります。

ベクターベースの予測

通常は、デザイン開発の各段階でシミュレーションを実行し、デザインが要件どおりに動作するかを検証します。デザインの開発段階、複雑性、または企業の方針に応じて、さまざまな検証手法があります。次に、取得可能な有益なデータと、これらのデータを使用して消費電力を解析する際に犯しやすいミスについて説明します。正確な消費電力予測を実行するには、デザインのアクティビティレートが現実的である必要があります。アクティビティレートは、シミュレーションされるブロックに入力されるデータの通常の動作またはワーストケースの動作を示す必要があります。このような情報は、検証や機能の確認中には必ずしも供給されません。無効なデータが供給されたために、無効なデータやコマンドが入力されたときでも、システムが問題なく処理して安定した状態を保持することができると検証されてしまう場合もあります。このようなテストケースを使用して消費電力解析を実行すると、デザインロジックに通常のシステム動作状況と同じように入力が供給されないため、消費電力予測が不正確になります。

• システムトランザクションレベル

デザインサイクル初期に、 PCB 上のデバイス間または FPGA アプリケーションの異なるファンクション間で発生するトランザクションを記述している場合があります。この記述から、特定の I/O ポートおよびほとんどのクロックドメインのアクティビティをファンクションブロックごとに抽出できます。この情報は、 Xilinx PowerEstimator スプレッドシートの入力の際に役立ちます。

• FPGA 記述レベル

アプリケーションの RTL を定義する際は、ビヘイビアーシミュレーションを実行して機能を検証する必要がある場合があります。これは、データフローおよびクロックサイクルに対する計算の有効性を検証するのに役立ちます。この段階では、使用される FPGA リソース数およびコンフィギュレーションは確定していません。リソース使用量を推定して、 I/O ポートまたは内部制御信号 (セット、リセット、クロックイネーブル) のアクティビティを抽出できます。この情報を Xilinx Power Estimator スプレッドシートに適用すると、結果が向上します。

シミュレータでノードアクティビティを抽出し、 SAIF ファイルフォーマットでエクスポートできます。このファイルは、 Vivado デザインフローでより正確な消費電力解析を実行するために保存できます。たとえば、インプリメンテーション後のシミュレーションを実行するつもりがない場合などは、配置配線後にこのファイルを使用できます。

• FPGA インプリメンテーションレベル

インプリメンテーションプロセスの異なる段階でシミュレーションを実行し、消費電力に関連するさまざまな情報を取得できます。この追加情報を使用して、Xilinx Power Estimator スプレッドシートおよび Vivado 消費電力解析の結果を向上できます。また、 I/O ポートおよび特定のモジュールのアクティビティを保存し、合成後、配置後、配線後に Vivado 消費電力解析機能で再利用できます。

° 合成後 : ネットリストがターゲットデバイスで使用可能な実際のリソースにマップされます。

° 配置後 : ネットリストコンポーネントが実際のデバイスリソースに配置されます。このパック情報を基に終的なロジックリソース数およびコンフィギュレーションが判明するので、 Xilinx Power Estimator スプレッドシートで情報を更新できます。

° 配線後 : 配線が完了すると、使用される配線リソースに関するすべての詳細およびデザインに含まれる各パスの的確なタイミング情報が定義されます。シミュレータでは、インプリメントされた回路の機能をベストケースおよびワーストケースのゲートおよび配線遅延で検証することに加え、グリッチを含む内部ノードの的確なアクティビティがレポートされます。このレベルの消費電力解析の精度では、プロトタイプのボードで消費電力を実際に計測する前でも高くなります。




ベクターレス予測

デザインノードのアクティビティがユーザーまたはシミュレーション結果から供給されない場合、ベクターレス消費電力予測アルゴリズムでこのアクティビティを推測できます。ベクターレスエンジンは、未定義ノードすべてに初期シード (デフォルトの信号レートおよびスタティック確率) を割り当て、デザインの主要入力から内部ノードの出力までアクティビティを伝搬し、主要出力に到達するまでこの操作を繰り返します。このアルゴリズムでは、デザインの接続性、リソースの機能、およびコンフィギュレーションが識別されます。ヒューリスティクスにより、ネットリストに含まれるどのノードのグリッチレートでも予測できます。グリッチは、デザインエレメントがアクティブなクロックエッジ間で終的な値に安定するまでに数回ステートが変わると発生します。ベクターレス伝搬エンジンは、時間が比較的かかる配線後のシミュレーションほど正確ではありませんが、精度と計算速度のバランスを取った優れた方法です。

ヒント : ベクターレスの消費電力予測は、スイッチングレートおよび %high を大幅に上書きしない限り、デザインの平均消費電力の予測です。

解析に使用する入力データの指定

• シミュレーション結果 (SAIF または VCD ファイル)

Vivado の [Report Power] コマンドでは、デザインデータベース内のネットをシミュレーション結果のネットリスト内の名前と一致させます。シミュレーション結果のネットリストは SAIF (Switching Activity Interchange Format)または VCD (Value Change Dump) ファイルです。一致したネットすべてにスイッチングアクティビティとスタティック確率が適用され、デザインの消費電力が算出されます。シミュレーション結果は、合成前や配置配線の前のデザインフロー早期に生成されている場合があります。この場合、シミュレーション結果からモジュールのI/O ポートのアクティビティのみをキャプチャして、ベクターレスエンジンで内部ノードのアクティビティを予測するようにします。論理シミュレーションでは、グリッチアクティビティはキャプチャされません。また、インプリメンテーション中のロジック変換 ( 適化、複製、ゲーティング、リタイミングなど) のため、 [ReportPower] コマンドでデザインとシミュレーションネットリスト間で一部のノードを一致できないことがありますが、ほとんどの主要ポートおよび制御信号は一致するので、一致したノードに対しては現実的なアクティビティが供給されます。アクティビティは、ベクターレスエンジンにより一致しなかったデザイン部分に伝搬されるので、消費電力予測の精度が高くなります。

シミュレーション結果を供給する際は、次のようなシミュレーション結果を使用してください。

° シミュレーションへのテストベクターおよび入力が、デザインの典型的な動作または意図した動作を表していることを確認します。エラー処理およびコーナーケース (稀にしか発生しないケース) のシミュレーションでは、通常の動作条件でロジックがシミュレーションされません。

° インプリメンテーション後のシミュレーション結果の方が、ビヘイビアーシミュレーション結果よりも好まれます。

重要 : Vivado IDE で [Report Power] ダイアログボックスの [Input Files] タブに SAIF または VCD ファイル名を指定して、 SAIF または VCD シミュレーション出力ファイルを読み込んで、ファイルに記述されているスイッチングアクティビティを使用して一致するネットリストエレメントをアノテートしてください。または、 Tcl コマンドのread_saif または read_vcd を使用して SAIF または VCD シミュレーション出力ファイルを読み込みます。

重要 : Vivado™ Design Suite 内でMentor Graphics 社の ModelSim シミュレーターから SAIF ファイルを生成して消費電力を解析する場合は、アンサー 53544 を参照してください。

• 既知のエレメント

アプリケーションの動作の情報は、入力ファイルで定義されていないアクティビティを定義する際に役立つので、この手順はデザインのダイナミック消費電力を算出するのに重要です。

° I/O アクティビティ


http://www.xilinx.com/cgi-bin/SW_Docs_Redirect/sw_docs_redirect?locale=ja&topic=answer+record&sub=53544



I/O インターフェイスのデータパターンがわかっている場合は、このアクティビティ (信号レートおよびスタティック確率 (% High)) を Vivado IDE の [Properties] ビューの [Power] タブまたは Tcl コマンドset_switching_activity で指定します。スプレッドシートなど別のツールで電源ごとの総消費電力を算出していない場合、出力の終端方法を指定して、 [Report Power] コマンドで FPGA の電源からこれらの外部コンポーネントに供給する電力量が含められるようにします。

° 制御信号のアクティビティ

[Report Power] コマンドでは、すべての制御信号が [Power] ビューの [Signals] ページに表示されます。アプリケーションの予測される動作から、一部のセット / リセット信号が通常のデザイン動作ではアクティブではないことなどがわかる場合は、これらの信号のアクティビティを調整する必要があります。同様に、アプリケーションに含まれる一部の信号により、ブロックが使用されないときにブロック全体がディスエーブルになる場合があります。機能に合わせてアクティビティを調整してください。合成および配置配線アルゴリズムでは、 RTL 記述を適化するために制御信号が推論またはマップし直されることがあるので、これらのビューに表示される信号に不明な信号が含まれていることがあります。これらの信号は、ツールによりアクティビティを決定させます。

I/O アクティビティおよび制御信号のアクティビティ値の設定方法は、第 4 章「Vivado IDE からの What If? 解析の実行」を参照してください。

デバイス/デザイン設定を確認して既知のエレメントのアクティビティを調整

[Report Power] ダイアログボックスは、 Flow Navigator で [Report Power] をクリックすると開きます。このダイアログボックスで消費電力設定を確認し、既知のエレメントのアクティビティを調整します (図 3-2)。




• [Output text file]

プロジェクトの記録として消費電力予測結果を保存する必要がある場合があります。また、パフォーマンスまたはエリア制約を満たすために別のマップ、配置、および配線オプションを試す場合、各試行の消費電力結果を保存しておくと、複数の条件で要件が満たされたときにも消費電力が低いソリューションを選択するのに役立ちます。

• [Output XPE file] (Xilinx Power Estimator 用)

環境情報、デバイス使用量、デザインアクティビティすべてを 1 つのファイル (.xpe) に保存し、 Xilinx PowerEstimator スプレッドシートにインポートできます。消費電力要件を超えており、ツールの適化機能だけでは要件を満たすことができないような場合に有益です。この場合、現在のインプリメンテーション結果を Xilinx PowerEstimator にインポートし、異なるマップ、ゲーティング、畳み込み、およびその他の手法を試して、それらの消費電力への影響を予測してから、 RTL コードを変更し、インプリメンテーションを再実行します。また、 XXilinxPower Estimator スプレッドシートでの予測と合成結果を比較して、 XPower Estimator の値を必要に応じて変更します。


図 3-2 : [Report Power] ダイアログボックス




各シートを確認して、システムが正しく表現されているか確認します。

• [Environment] タブ : [Environment] タブで編集可能なオプションを確認します。プロセス、電圧、環境データが意図した環境に近いものであることを確認します。これらの設定は、予測される総消費電力に大きく影響します。

[Environment] タブでは、次のオプションを設定できます。

[Device Settings]

- [Temp Grade] : デバイスに適した温度グレードを選択します。通常は [Commercial] または [Industrial] です。この設定によりスタティック消費電力仕様が異なるデバイスもあります。これを適切に設定することにより、選択したデバイスに対して正しいジャンクション温度範囲が表示されます。

- [Process] : ワーストケース解析では、 [Maximum] に設定することをお勧めします。デフォルト設定は[Typical] で、スタティックに計測した場合に近い結果が得られますが、 [Maximum] に変更すると、消費電力仕様がワーストケースの値に変更されます。

[Environment Settings]

- [Output Load] (pF) : I/O ポートの出力で駆動されるボードおよびその他の外部容量を指定します。

- [Ambient Temperature] (°C) : FPGA デザインを含むエンクロージャ内で達する可能性のある大温度を指定します。この設定と、エアフローやその他の放熱経路 (ヒートシンクなど) により、ジャンクション温度が正確に算出され、デバイスのスタティック消費電力がより正確に算出されます。

- [Airflow (LFM)] : チップのエアフローは、 LFM ( リニアフィート /分) で計測されます。 LFM は、 CFM (立方フィート /分) で表されたファンの出力を空気が通過する断面で除算して求めることができます。FPGA およびファンの具体的な配置が FPGA 上の空気の動きに影響し、放熱に影響する可能性があります。このパラメーターのデフォルト値は 250LFM です。エアフローなし (静止空気中) で FPGA を動作させる場合、デフォルトの 250LFM を 0LFM に変更する必要があります。

- [Heat Sink] : ヒートシンクを使用しており、詳細な放熱情報がない場合は、使用するヒートシンクのタイプに適切なプロファイルを選択します。このパラメーターとほかのパラメーターを使用して、有効ΘJB が算出され、より正確なジャンクション温度および静止消費電力が算出されます。ソケットの設計および構造によって、ヒートシンクとして機能するものもあります。

- [Board Selection] および [# of Board Layers] : ボードのおおよそのサイズとスタックを選択すると、ボード自体の熱伝導性を考慮することにより、有効 ΘJB の算出に役立ちます。

- [ΘJB] : ボードおよびシステムのより正確な温度モデルが存在する場合は、FPGA からの放熱量をしていするために ΘJB (プリント回路基板の熱抵抗) を使用する必要があります。

より正確なカスタム [ΘJB] を指定すると、ジャンクション温度がより正確に予測され、デバイスのスタティック消費電力をより正確に算出できるようになります。

重要 : カスタム [ΘJB] を指定するには、 [Board Selection] を [Custom] に設定する必要があります。カスタム [ΘJB] を指定する場合は、正確な消費電力を算出するため、 [Board Temperature] も指定する必要があります。

• [Power Supply] タブ : 電源情報が既知の場合は、 [Power Supply] タブで各電源に正しい電圧値が設定されていることを確認します。電圧は、スタティック消費電力およびダイナミック消費電力の両方に大きく影響します。

• [Clocks] :

° すべてのクロックが指定されていることを確認します。推奨はしませんが、場合によっては、インプリメンテーションツールでの処理エフォートを高くしたり、タイミングマージンを大きくするために、デザインの制約を厳しく設定することがあります。消費電力予測では、デザインがボードで実行される際の実際のクロック周波数を使用する必要があります。そうでないと、デザインのダイナミック消費電力の精度が下がります。

° [Show Constrained Clocks] リンクをクリックすると、デザインで制約されているクロックがすべてリストされます。クロック周波数が正しく設定されていることを確認します。

• [Initial Settings] : [Initial Settings] タブでツールの現在のデフォルト値を確認し、アプリケーションの値がデフォルト値から大きくずれないかを予測し、調整が必要かどうかを判断します。これらの設定は多数の代表的なユーザーデザインに基づいているので、変更しないことをお勧めします。 GUI または入力ファイルからアクティビ




ティが供給されなかったノードに対して、これらの値がシードとして使用されます。この後、伝搬エンジンにより各ノードのアクティビティがロジックの駆動コーンから伝搬されるアクティビティに基づいて変更されるので、これらの値は伝搬エンジンにより上書きされる可能性が高くあります。

° [Set Signal Probability] : セット信号としてコンフィギュレーションされるデザインの全プライマリ入力の可能性を % で指定した値に設定します。

° [Reset Signal Probability] : リセット信号としてコンフィギュレーションされるデザインの全プライマリ入力の可能性を % で指定した値に設定します。

° [Enable Signal Probability] : クロックイネーブル信号としてコンフィギュレーションされるデザインの全プライマリ入力の可能性を % で指定した値に設定します。

° [IO Toggle Rate] : デザインの全プライマリ入力のトグルレートを指定した値に設定します。

° [IO Enable Probability] : IO イネーブル信号としてコンフィギュレーションされるデザインの全プライマリ入力の可能性を % で指定した値に設定します。

° [Register Toggle Rate] : デザインの順次エレメントの全出力のトグルレートを指定した値に設定します。

° [BRAM Write Probability] : デザインの全 BRAM 書き込みイネーブル信号の可能性を % で指定した値に設定します。

° [BRAM Enable Probability] : デザインの全 BRAM イネーブル信号の可能性を % で指定した値に設定します。

° [DSP Toggle Rate] : デザインの DSP の全出力のトグルレートを指定した値に設定します。

• [Input Files] : Vivado の [Report Power] を実行するには、デザインに対して生成された SAIF または VCD シミュレーションデータを入力として使用します。 [Report Power] コマンドでは、デザインデータベース内のネットをシミュレーション結果のネットリスト内の名前と一致させます。シミュレーション結果 (SAIF または VCD ファイル) からの情報を入力して、さらに精度の高い消費電力解析を取得する方法については、ユーザー入力を参照してください。

解析の実行

[Report Power] ダイアログボックスに必要なデータを入力したら、解析を実行します。ファイルおよびユーザー入力により供給されたアクティビティがネットリストがアノテートされ、残りの未定義のノードにデフォルト値が適用されます。その後、未定義のノードのアクティビティ予測の精度を上げるため、この初期アクティビティが主な入力からデザインの主な出力に伝搬されます。後に、使用される各リソースのダイナミック消費電力が算出され、これらのリソースでのスイッチングアクティビティにより生成される追加のスタティック消費電力が推論され、デバイスで予測されるジャンクション温度および総消費電力要件が算出されます。

デザインでの電力配分の確認

消費電力解析が完了したら、[Power] ビューの [Summary] ページで [Total On-Chip Power] (総オンチップ消費電力) および温度プロパティを確認します。 [On-Chip Power] グラフでは、デバイスリソースタイプごとの消費電力が示されます。このグラフから、デザインでも消費電力が高い箇所を特定できます (図 3-3)。




[Power Supply] ページには、各電源の電流およびそのスタティック消費電力およびダイナミック消費電力の内訳が表示されます。

[Utilization Details] の下でリソースタイプを選択すると、そのリソースにおける消費電力の詳細を表示できます (図 3-4)。各リソースのページは、ツリー形式の表になっています。列ヘッダーをドラッグすると、列の順序を変更できます。また、列ヘッダーをクリックすると並べ替え順を変更できます。


図 3-3 : Vivado 消費電力解析 : 消費電力レポート




レポートされている消費電力が要件を超えている場合は、第 5 章「消費電力削減のためのヒントおよび手法」のデバイスの消費電力を削減する手法を参照してください。使用できる手法は、デザインの完成度や開発プロセスの変更許容度によって異なります。


図 3-4 : Vivado 消費電力解析 : I/O の消費電力の詳細



第 4 章

Vivado Design Suite での消費電力解析および最適化

はじめにこの章では、 Vivado™ Design Suite で実行可能な消費電力に関連した機能およびフローを説明し、消費電力予測、解析、および適化を実行できるようにします。

消費電力解析は、合成後、配置後、または配線後に実行できます。 RTL エラボレーション後には実行できません。

消費電力の適化は、合成後にのみ実行できます。

消費電力の解析および適化は、 Vivado IDE または Tcl プロンプトのいずれかを使用して実行可能で、ダイナミックに What If? シナリオを試すことができます。

消費電力解析Vivado IDE の消費電力に関連した機能を使用すると、デザインのインプリメンテーションで次の消費電力予測および解析を実行できます。

• デザインのスタティック消費電力に影響する次の温度特性をレポート

° ジャンクション温度、周囲温度などの温度値

° ボード層の数、ボードの温度など、選択したボードに関するデータ

° デザインで使用されるエアフローおよびヒートシンクプロファイルのデータ

• 各種電源の FPGA 電流要件のレポート

• 消費電力の分配を詳細に解析することにより、ダイナミック消費電力、熱消費電力、またはオフチップ消費電力を削減する消費電力節約ストラテジを特定

図 4-1 に、典型的な消費電力予測および解析フローを示します。高精度の結果を得られるよう、予測または解析を実行する前に必要なツールへの入力および設定を行う手順も含まれています。消費電力予測および解析コマンドは、Vivado IDE または Tcl プロンプトから実行できます。



消費電力解析

サポートされるデバイスアーキテクチャ

• Vivado Design Suite アーキテクチャのサポートについては、』『Vivado Design Suite ユーザーガイド : リリースノート、インストールおよびライセンス』 (UG973) [参照 1] を参照してください。

サポートされる入力

• タイミング制約を指定する XDC 制約ファイル

• ビヘイビアーまたはタイミングシミュレーションからのシミュレーション出力アクティビティファイル(SAIF/VCD ファイル)

• 環境、動作条件、ツールデフォルト、および個々のネットリストノードアクティビティを指定する XDC/Tcl ファイルコマンド

• Vivado 消費電力解析ツールには、デフォルトの値およびノードアクティビティレートを入力するメカニズムが複数含まれます。次のリストは、そのさまざまなメカニズムを示したもので、優先順にリストされています。

1.スタティック (定数は GND または VCC に接続)

2.[Power Results] ビューの [Utilization Details] タブにユーザーの入力した値


図 4-1 : 消費電力予測および解析フロー



消費電力解析

3.インポートされたシミュレーションアクティビティファイル (SAIF または VCD).

4.インポートされた制約ファイル – 制約ファイル (XDC) またはデザインネットリストからインポートされたクロック制約

5.ベクターレス予測 – 前にリストされた入力のいずれにも定義されていないノードに対して、デフォルト値とノードへの入力アクティビティに基づいて、アクティビティが予測されます。

6.デフォルト値 – ベクターレス予測で予測できなかったノードに対して、デザインのプライマリ入力の場合と同様に、デフォルト値が割り当てられます。

注記 : デフォルト値は、 [Report Power] ダイアログボックスの [Initial Settings] タブで変更できます。詳細は、第 3 章「デバイス /デザイン設定を確認して既知のエレメントのアクティビティを調整」を参照してください。

サポートされる出力

• GUI およびテキスト形式の消費電力レポート

• 指定のネットリストエレメントの使用量および統計を取得する Tcl コマンド

• Vivado IDE ビューでさらに解析するためのネットリスト

Vivado IDE を使用した消費電力解析

消費電力予測は、合成後のデザインフローのどの段階でも実行できます。図 4-2 に、 Vivado IDE で消費電力予測を実行し、設定メニューにアクセスする方法を示します。



消費電力解析

ベクターベースの予測

通常は、デザイン開発の各段階でシミュレーションを実行し、デザインが要件どおりに動作するかを検証します。デザインの開発段階、複雑性、または企業の方針に応じて、さまざまな検証手法があります。次に、取得可能な有益なデータと、これらのデータを使用して消費電力を解析する際に犯しやすいミスについて説明します。正確な消費電力予測を実行するには、デザインのアクティビティレートが現実的である必要があります。アクティビティレートは、シミュレーションされるブロックに入力されるデータの通常の動作またはワーストケースの動作を示す必要があります。このような情報は、検証や機能の確認中には必ずしも供給されません。無効なデータが供給されたために、無効なデータやコマンドが入力されたときでも、システムが問題なく処理して安定した状態を保持することができると検証されてしまう場合もあります。このようなテストケースを使用して消費電力解析を実行すると、デザインロジックに通常のシステム動作状況と同じように入力が供給されないため、消費電力予測が不正確になります。


図 4-2 : Vivado IDE での消費電力予測の実行



消費電力解析

• システムトランザクションレベル

デザインサイクル初期に、 PCB 上のデバイス間または FPGA アプリケーションの異なるファンクション間で発生するトランザクションを記述している場合があります。この記述から、特定の I/O ポートおよびほとんどのクロックドメインのアクティビティをファンクションブロックごとに抽出できます。この情報を使用すると、Vivado 消費電力設定を入力しやすくなります。

• FPGA 記述レベル

アプリケーションの RTL を定義する際は、ビヘイビアーシミュレーションを実行して機能を検証する必要がある場合があります。これは、データフローおよびクロックサイクルに対する計算の有効性を検証するのに役立ちます。この段階では、使用される FPGA リソース数およびコンフィギュレーションは確定していません。リソース使用量を推定して、 I/O ポートまたは内部制御信号 (セット、リセット、クロックイネーブル) のアクティビティを抽出できます。この情報を使用すると、 Vivado 消費電力解析情報の精度が増します。

シミュレータでノードアクティビティを抽出し、 SAIF ファイルフォーマットでエクスポートできます。このファイルは、 Vivado デザインフローでより正確な消費電力解析を実行するために保存できます。たとえば、インプリメンテーション後のシミュレーションを実行するつもりがない場合などは、配置配線後にこのファイルを使用できます。

• FPGA インプリメンテーションレベル

インプリメンテーションプロセスの異なる段階でシミュレーションを実行し、消費電力に関連するさまざまな情報を取得できます。この追加情報を使用して、Xilinx Power Estimator スプレッドシートおよび Vivado 消費電力解析の結果を向上できます。また、 I/O ポートおよび特定のモジュールのアクティビティを保存し、合成後、配置後、配線後に Vivado 消費電力解析機能で再利用できます。

° 合成後 : ネットリストがターゲットデバイスで使用可能な実際のリソースにマップされます。

° 配置後 : ネットリストコンポーネントが実際のデバイスリソースに配置されます。このパック情報を基に終的なロジックリソース数およびコンフィギュレーションが判明するので、 Xilinx Power Estimator スプレッドシートで情報を更新できます。

° 配線後 : 配線が完了すると、使用される配線リソースに関するすべての詳細およびデザインに含まれる各パスの的確なタイミング情報が定義されます。シミュレータでは、インプリメントされた回路の機能をベストケースおよびワーストケースのゲートおよび配線遅延で検証することに加え、グリッチを含む内部ノードの的確なアクティビティがレポートされます。このレベルの消費電力解析の精度では、プロトタイプのボードで消費電力を実際に計測する前でも高くなります。

ベクターレス予測

デザインノードのアクティビティがユーザーまたはシミュレーション結果から供給されない場合、ベクターレス消費電力予測アルゴリズムでこのアクティビティを推測できます。ベクターレスエンジンは、未定義ノードすべてに初期シード (デフォルトの信号レートおよびスタティック確率) を割り当て、デザインの主要入力から内部ノードの出力までアクティビティを伝搬し、主要出力に到達するまでこの操作を繰り返します。このアルゴリズムでは、デザインの接続性、リソースの機能、およびコンフィギュレーションが識別されます。ヒューリスティクスにより、ネットリストに含まれるどのノードのグリッチレートでも予測できます。グリッチは、デザインエレメントがアクティブなクロックエッジ間で終的な値に安定するまでに数回ステートが変わると発生します。ベクターレス伝搬エンジンは、時間が比較的かかる配線後のシミュレーションほど正確ではありませんが、精度と計算速度のバランスを取った優れた方法です。

ヒント : ベクターレスの消費電力予測は、スイッチングレートおよび %high を大幅に上書きしない限り、デザインの平均消費電力の予測です。



消費電力解析

ベクターレス予測を改善するユーザー入力

特定のノードのアクティビティは、システムの仕様または FPGA が通信するインターフェイスにより決定されるので、どのデザインでも通常は既知です。特に FPGA の複数のセルを駆動するノード (セット、リセット、クロックイネーブル、クロック信号) に関してこの情報をツールに供給すると、消費電力予測に有益です。

これらのノードには、次が含まれます。

• クロックアクティビティ

すべての FPGA クロックドメインの正確な周波数、および外部から供給されるのか (入力ポート )、内部で生成されるのか、または外部からプリント回路基板に供給されるのか (出力ポート ) は、通常判明しています。

• I/O データポート

FPGA からのデータの入出力のプロトコルおよびフォーマットが判明していると、通常はツールで少なくとも一部の I/O に対して信号の遷移レートや信号の % High を指定できます。たとえば、プロトコルに DC バランス要件 (信号の % High が 50%) がある場合や、メモリインターフェイスへのデータの書き込みおよびメモリインターフェイスからのデータの読み出し頻度が判明している場合は、ストローブ信号およびデータ信号のデータレートを設定できます。

• I/O および内部制御信号

システムおよびその機能から、セット、リセット、クロックイネーブルなどの制御信号のアクティビティを予測できる場合があります。これらの信号は通常、デザインロジックの広範囲部分をオン、オフにできるので、このアクティビティ情報を供給することで消費電力予測の精度が高くなります。

Vivado IDE からの消費電力解析の設定

[Report Power] ダイアログボックスで環境、アクティビティ、電源、およびツールデフォルトを指定するには、次を実行します。詳細は、図 4-2を参照してください。

1. [Flow] → [Open Synthesized Design] または [Flow] → [Open Implemented Design] をクリックします。

または、 Flow Navigator でこれらをクリックします。

2. [Tool] → [Report Power] をクリックします。

または、 Flow Navigator で [Report Power] をクリックします。

3. [Report Power] ダイアログボックスで、デバイスの環境およびツール設定を指定します。

° [Report Power] ダイアログボックスの各タブで、デザインの環境に合わせて設定を変更します。

° 環境および電圧設定は、デバイスのスタティック消費電力に大きく影響します。

° アクティビティレートおよび電圧設定は、ダイナミック消費電力に大きく影響します。

° 特定の設定が不明の場合は、デフォルトの値を使用してください。

° シミュレーション結果からのアクティビティファイルがある場合、このダイアログボックスで指定できます。

これらの段階の詳細は、第 3 章「デバイス /デザイン設定を確認して既知のエレメントのアクティビティを調整」を参照してください。

4. レポート名を指定します。



消費電力解析

Vivado IDE からの消費電力解析の実行

[Report Power] ダイアログボックスで [OK] をクリックし、消費電力解析を開始します。ツールで次が実行されます。

1. 環境、デバイス、およびツールオプションが考慮されます。

2. ネットリストの接続およびコンフィギュレーションが読み込まれます。

3. 定義したノードのアクティビティが適用されます。

ノードとは、ネット、ピン、ポートなどのコンポーネントです。

4. 残りの未定義ノードのアクティビティが決定され、温度および電源電力が算出されます。

消費電力解析では、アクティビティの定義に次のような情報が使用されます。

• シミュレーションファイル (SAIF/VCD)

• ベクターレス消費電力解析手法を使用した自動計算

• set_switching_activity Tcl コマンドを使用した手動定義

詳細は、「Tcl プロンプトからの消費電力解析の実行」を参照してください。

Vivado IDE からの消費電力レポートの解析

消費電力レポートおよび解析ビューは Vivado IDE に統合されています (図 4-3)。さまざまな消費電力ビューを表示できるだけではなく、既存のビューと連動させることも可能です。

• [Power] ビューの [Settings] ページに、消費電力の算出に使用されたデバイス、ツール、および環境設定がすべて表示されます。

• [Summary] ページには、重要な温度および電源電力の結果のサマリが表示されます。

[Utilization Details] セクションの各リソースタイプのページまたは [Netlist] ビューでのでリソースタイプを選択すると、 [Properties] ビューの [Statistics] タブに選択したエレメントのコンフィギュレーション、使用量、アクティビティの詳細が表示されます。複数のレポートを生成して、異なる動作条件やアクティビティパターンでの消費電力を予測できます。

重要 : [Report Power] では、 IP インテグレーターを使用してコンフィギュレーションした Zynq-7000 ブロックのZynq®-7000 AP SoC 消費電力解析がサポートされます。 IP インテグレーターツールからは、 PS 使用量および機能をコンフィギュレーションできます。 [Report Power] を実行すると、これらのコンフィギュレーション設定に基づいて消費電力が予測されます。 Vivado の消費電力予測は読み出し専用なので、 PS (プロセッシングシステム) の [SignalRate] や [Percentage High]、インターフェイス、またはメモリをこの段階で変更することはできません。 PS タブの各フィールドの詳細については、『Xilinx Power Estimator User Guide』 [参照 4] の「PS Sheet」セクションを参照してください。



消費電力解析

Vivado IDE からの What If? 解析の実行

What If? 解析を実行するには、デザインのネットおよびセルに対して信号レートおよびスタティック確率を設定します。これらの値は、 [Properties] ビューの [Power] タブで設定します (図 4-4)。 [Power] タブで [Edit] ボタンをクリックし、 [Edit Power Properties] ダイアログボックスで [Signal Rate] および [Percentage High] を設定したら、 [OK] をクリックします。


図 4-3 : Vivado IDE での消費電力情報



消費電力解析

上記の例では、 [Signal Rate] は 200 Mtr/s に、 [Percentage High] は 50% に設定されています。

Tcl コンソールには、 Vivado IDE で [OK] をクリックすると、次の XDC 制約が表示されます。

set_swtiching_activity -signal rate 200 -static_probability 0.5

重要 : この XDC 制約により、デザインは古くなります。


図 4-4 : [Power] タブ



消費電力解析

Tcl を使用した消費電力解析

このセクションでは、 Tcl インターフェイスを使用した典型的な消費電力解析フローを説明します。「消費電力解析のTcl コマンド」に、消費電力解析に関連するコマンドをリストします。

特定のコマンドのオプション、プロパティ、適用可能なエレメント、および戻り値は、次を参照してください。

• 「<command_name> -help」と入力

• 『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)[参照 2] を参照

• 『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903)[参照 3] を参照

消費電力解析の Tcl コマンド

• read_saif

• set_switching_activity

• set_default_switching_activity

• set_operating_conditions

• read_vcd

• report_switching_activity

• reset_default_switching_activity

• report_operating_conditions

• report_power

• reset_switching_activity

• report_default_switching_activity

• reset_operating_conditions

• set_units

Tcl プロンプトからの消費電力解析の設定

消費電力予測を実行する前に、デバイスの環境、デザインネットリストの既知のスイッチングアクティビティレートを指定する必要があります。これにより、消費電力予測が正確なものになります。

• 「デバイス環境」

• 「ネットリストエレメントアクティビティ」

• 「小限の入力セット」

デバイス環境

次のようなデバイス動作条件をすべて指定します。

• 温度

° 周辺温度

° ヒートシンク

• 電圧

° VCCINT

° VCCAUX



消費電力解析

° VCCO

• デバイス

° 温度グレード

° プロセスコーナー

次のコマンドを使用します。

• report_operating_conditions

すべてまたは指定した動作条件設定をレポートします。

• set_operating_conditions

指定されている動作条件パラメーターを変更します。

• reset_operating_conditions

指定されている動作条件パラメーターまたはすべてのパラメーターを、選択したデバイスに対するデフォルト値に戻します。

ネットリストエレメントアクティビティ

次のコマンドを使用して、信号レートおよびスタティック確率などのスイッチングアクティビティ、および既知のネットリストエレメントのクロック波形情報を定義します。

• report_switching_activity

° 指定したエレメントのアクティビティをレポートします。

° 複数のエレメントを指定すると、平均アクティビティが返されます。

• set_switching_activity

指定したエレメントのアクティビティを設定します。

• reset_switching_activity

指定したネットリストのエレメントのアクティビティをツールのデフォルト値にリセットします。

• report_default_switching_activity

指定したデフォルトタイプのデフォルトのアクティビティをレポートします。

• set_default_switching_activity

指定したデフォルトのタイプのアクティビティを設定します。

• reset_default_switching_activity

指定したデフォルトタイプのアクティビティをリセットします。

• read_saif

SAIF シミュレーション出力ファイルを読み込んで、一致するネットリストエレメントにこのファイルに記述されているスイッチングアクティビティをアノテートします。

• read_vcd

VCD シミュレーション出力ファイルを読み込んで、一致するネットリストエレメントにこのファイルに記述されているスイッチングアクティビティをアノテートします。

• create_clock



消費電力解析

クロック波形を指定する合成/インプリメンテーション制約です。

• create_generated_clock

生成クロック波形を指定する合成/インプリメンテーション制約です。

デフォルトでは、 create_clock および create_generated_clock は XDC ファイルで定義されているので、再び定義する必要はありません。

最小限の入力セット

消費電力予測を実行する前に、次を実行します。

• ネットリストに含まれているすべてのクロックのアクティビティが定義されていることを確認します。

• 可能な場合、Tcl コマンドを使用してデザインに含まれるプライマリ入力ポートのアクティビティを指定するか、またはシミュレーション出力ファイルを読み込みます。これらのポートのアクティビティレートが内部ロジックのアクティビティレートを決定するので、ツールのデフォルト設定がアプリケーションと一致していないと、内部ロジックのアクティビティが正しく予測されない可能性があります。

• HDL コードで定義されているグローバルセット、リセット、クロックイネーブル信号など、ファンアウトが大きいネットのアクティビティレートがわかっている場合は指定します。

シミュレーション結果ファイルを読み込む場合は、典型的またはワーストケースのデザインアクティビティが示されていることを確認してください。特殊な状況のシミュレーション結果を使用すると、消費電力が正確に予測されない可能性があります。

Tcl プロンプトからの消費電力解析の実行

環境およびアクティビティの設定をすべて定義したら、 report_power コマンドを使用して消費電力解析アルゴリズムを実行できます。ツールで次が実行されます。

1. 環境設定およびデザインのネットリストが読み込まれます。

2. 入力ファイルまたは Tcl コマンドを使用して指定したネットリストエレメントのアクティビティがアノテートされます。

注記 : 未定義のノードには、ベクターレス伝搬エンジンにより、既知のエレメントのアクティビティ、ロジックコンフィギュレーション、接続に基づいてアクティビティが予測されます。

3. デザインの温度および電源電力が計算およびレポートされます。

Tcl プロンプトからの消費電力レポートの解析

デザインの消費電力を解析するには、まず消費電力レポートに含まれている温度および電源電力情報を確認します(図 4-5)。

次に、要件に対するデザインマージンによって、リソースまたは階層セクションを確認します。これらのセクションには、デザインの消費電力の分配が詳細に示されます。解析の結果、 Xilinx Power Estimator に戻り、デザインのアーキテクチャシナリオを実行する必要が出て来る可能性があります。

What If? シナリオを実行し、次の設定を変更した場合の影響を評価できます。

• 環境

• デバイス

• インプリメンテーション

• 消費電力ツール



消費電力解析

例

Vivado に含まれている cpu_hdl デザインを使用した場合の、上記のセクションで説明したコマンドのほとんどを含むスクリプト例を示します。

消費電力レポートは Tcl コマンドを使用してダイナミックに実行できます。次はその例です。

vivado -mode batch -source power_analysis.tcl

または、 Tcl スクリプトを使用することもできます。次に、バッチモードでスクリプトを実行する場合のスクリプト例を示します。


図 4-5 : 消費電力および温度情報を含むテキスト形式レポート



消費電力解析

例 1 : プロジェクトモードでの合成後およびインプリメンテーション後の消費電力予測および比較

#--------------------- Setup estimation ---------------------

# Open project with HDL source files and timing constraintsopen_project $install_directory/project_cpu_hdl/project_cpu_hdl.ppr

# Display tool default assumed operating conditionsreport_operating_conditions -all

# Set specific device and environment operating conditionsset_operating_conditions -ambient 25set_operating_conditions -voltage {vccint 0.95 vccaux 1.71}

#----------------------- Run Synthesis then Power estimation -----------------

# Run Vivado Design Suite synthesis and automaticallylaunch_runs synth_1

#open designopen_run synth_1

# Generate verbose post-synthesis power reportreport_power -verbose -file ex1_post-synthesis.pwr

#------------------------ Run Implementation then Power estimation -----------launch_runs impl_1

#open designopen_run impl _1

# Generate post-implementation verbose power reportreport_power -file ex1_post-implementation.pwr

# Return operating conditions to default for devicereset_operating_conditions -ambient -voltage {vccint vccaux} # could use '-all'

例 2 : 非プロジェクトモードでの合成後およびインプリメンテーション後の消費電力予測および比較

#--------------------- Setup estimation ---------------------

# Open netlist in projectless mode read_edif -name top.edf

# read design constraintsread_xdc -name top_full.xdc

# Display tool default assumed operating conditionsreport_operating_conditions -all

# Set specific device and environment operating conditionsset_operating_conditions -ambient 25set_operating_conditions -voltage {vccint 0.95 vccaux 1.71}



消費電力解析

#----------------------- Power estimation post synthesis -----------------

# Generate verbose post-synthesis power reportreport_power -verbose -file ex1_post-synthesis.pwr

#----Run various Implementation steps then Power estimation after every step --------opt_designreport_power -verbose -file ex1_post-opt_design.pwrpower_opt_design ;# Optional report_power -verbose -file ex1_post_pwr_opt_design.pwrplace_design report_power -verbose -file ex1_post_place_design.pwrphys_opt_design ;# Optionalreport_power -verbose -file ex1_post_phys_opt_design.pwrroute_design

# Generate post-route verbose power reportreport_power -verbose -file ex1_post_route_design.pwr

# Return operating conditions to default for devicereset_operating_conditions -ambient -voltage {vccint vccaux} # could use '-all'

例 3 : リセット時の % High の値が正確であることを確認

# Identify resets in the design

# Query the % high value of the reset identified for the designreport_switching_activity -static_probability reset# Output is - reset:static probability = 0.5 (D)

# Set %high value of reset to 0set_switching_activity -static_probability 0.0 reset

# Generate post-route verbose power reportreport_power -verbose -file ex1_post_route_design.pwr

例 4 : ツールおよびデバイスの環境設定のレポート、変更、リセット

インプリメント済みデザインを開き、次のコマンドを入力します。これにより、デフォルトのアクティビティ設定が変更され、新しい消費電力レポートが生成されます。

#------------------- Report tool default activity settings -------------------

# Show tool default activity for the different class of netlist elementsreport_default_switching_activity -type all

# Generate power report with tool default settingsreport_power -file ex2_tool-default-activity.pwr



消費電力解析

#------------------- Modify tool default activity settings -------------------

# Set default clock freq of 100 MHz for all unconstrained clocksset_default_switching_activity -toggle_rate 100 -type clock

# Increase activity of design inputs from 12.5 to 25% of clock rateset_default_switching_activity -type input -static_probability 50 -toggle_rate 25

# Report static and dynamic power implicationsreport_power -file ex2_modified-default-activity.pwr

#------------------- Reset tool default activity settings -------------------

# Return activity of design inputs to defaultreset_default_switching_activity -all

例 5 : What If?デザイン解析/レポート、デザインアクティビティの変更/リセット

消費電力解析での作業はダイナミックであり、 What If? シナリオを即座に試すことができます。インプリメント済みデザインを開き、次のコマンドを入力します。これにより、サブモジュール fftEngine の制御信号 (クロックイネーブルおよびリセット ) のアクティビティが変更され、この階層レベルおよびデザイン全体の消費電力への影響を評価できます。

#---------------- Report power and activity with default settings ------------

# Report power report_power -file ex3_power_before.pwr

# Get activity of signals of interestreport_switching_activity -object_list [get_nets {fftEngine/reset fftEngine/wb_we_i_reg}]

#---------- scenario with no reset and higher CE activity --------------

# disable reset and enable clock enables in module fftEngine most of the timeset_switching_activity -static_probability 0 -object_list [get_nets fftEngine/reset]set_switching_activity -static_probability 1 -object_list [get_nets fftEngine/wb_we_i_reg]report_power -file ex3_power_no_reset_activ.pwrreport_switching_activity -object_list [get_nets fftEngine/reset fftEngine/wb_we_i_reg]

#----------- scenario with active reset and low CE activity ---------

# enable reset and disable clock enable in module fftEngine most of the timeset_switching_activity -static_probability 1 -object_list [get_nets fftEngine/reset]set_switching_activity -static_probability 0 -object_list [get_nets fftEngine/wb_we_i_reg]report_power -file ex3_power_reset_activ.pwrreport_switching_activity -object_list [get_nets fftEngine/reset fftEngine/wb_we_i_reg]



消費電力の最適化

消費電力の最適化Vivado デザインツールでは、さまざまな消費電力の適化が提供されており、デザインのダイナミック消費電力を

大 30% 削減できます。これらの適化では、 ASIC で使用されるクロックゲーティング手法が使用され、デザインの出力に影響しない部分や、そのクロックサイクルでステートのアップデートが不要な部分のアクティビティを小限に抑えることができます。適化は、デザイン全体に適用するか、選択した部分のみに適用できます (図 4-6)。

FPGA のダイナミック消費電力は、デザインのさまざまなノードにおけるクロック周波数 (f)、ノード容量 (C)、 FPGAの動作電圧 (V)、およびアクティビティから算出されます。ほとんどのデザインでは、上記のパラメーターのいくつかは FPGA テクノロジ (電圧など) またはデザイン要件 (動作周波数) により通常固定されますが、デザイン内のモードには FPGA の出力には影響しないがトグルし続けるものもあり、ダイナミック消費電力の大きな部分を占めます。このようなノードを FPGA のクロックイネーブル (CE) を使用してゲーティングできます。これはコーディング手法でも達成できますが、デザインにほかのソースからの IP が含まれていたり、そのような細粒度のゲーティングを実行するには多大な労力を要するため、ほとんどの場合は実行されません。 Vivado ではこれらの消費電力の適化が 1つのコマンドで自動的に実行でき、大限の消費電力削減を簡単に実行できます。

Vivado では、レガシ IP ブロックおよびサードパーティ IP ブロックを含むデザイン全体が解析されます。各クロックサイクルの結果に影響しないソースレジスタの出力ロジックを特定し、細粒度クロックゲーティングまたはロジックゲーティング信号を作成して、不要なスイッチイングアクティビティを除去します。

クロックゲーティングによる適化では、シンプルデュアルポートモードまたは完全なデュアルポートモード両方の専用ブロック RAM の消費電力も削減されます (図 4-7）。これらのブロックには、アレイイネーブル、ライトイネーブル、および出力レジスタのクロックイネーブルなどのイネーブル信号があります。節約される消費電力のほとんどはアレイイネーブルの使用によるもので、データが書き込まれず、出力が使用されないときに、消費電力を削減する機能がツールによりインプリメントされます。


図 4-6 : クロックゲーティング




ザイリンクスのクロックゲーティング適化では追加のゲーティングロジックが作成され、ユーザーロジックが変更されることはないので、デザインの機能は常に保持されます。

ブロック RAM の WRITE_MODE の消費電力最適化

True デュアルポート (TDP) のブロック RAM の場合、そのポートの出力が接続されていなければ、 WRITE_MODE はWRITE_FIRST から NO_CHANGE に変更できます。

これにより、 BRAM の出力ポートはアップデートされないため、書き込みサイクルの消費電力を節電できます。この適化は、ユーザー定義の機能およびパフォーマンスに影響のない場合にのみ実行されます。

これらの適化は、 Vivado Design Suite の opt_design 段階で実行されます。

Vivado IDE での消費電力最適化の実行

消費電力適化は、 Vivado の opt_design および power_opt_design 段階で実行されます。

opt_design 中に実行される適化には、ユーザーの動作は必要ありません。これらの適化では、主にブロック RAMの消費電力の削減とタイミングの保持に焦点が置かれます。

Vivado IDE で power_opt_design を使用した消費電力適化をイネーブルにするには、 [Tools] → [Project Settings] をクリックし、 [Implementation] を選択して [Power Opt Design] の下の [is_enabled] オプションをオンにします (図 4-8)。

このオプションをオンにすると、消費電力適化が Vivado IDE のインプリメンテーションの一部として実行されます。適化を詳細に設定し、その結果をレポートする場合は、「消費電力解析の Tcl コマンド」を参照してください。

重要 : [Power Opt Design] は、デザインフローの配置前または配置後のいずれかでイネーブルにできますが、両方ではイネーブルにできません。詳細は、 55 ページ目の「消費電力適化の実行」を参照してください。


図 4-7 : クロックゲーティングによる最適化でブロック RAM イネーブルを活用




Vivado IDE での消費電力最適化レポートの表示

Vivado IDE では、デザインで実行された消費電力適化について説明する消費電力適化レポートを表示できます。消費電力適化レポートは、合成またはインプリメンテーション後に表示できるようになります。

重要 : Vivado では、消費電力適化は Vivado デザインフローの opt_design および power_opt_design 段階中に実行できます。これらの段階はどちらもデザインが合成された後のインプリメンテーション中に発生します。合成済みデザインで消費電力適化レポートの生成を実行すると、レポートには元のデザインにコード記述された消費電力適化機能に関する情報 (クロックイネーブル (CE) を使用した BRAM のゲート制御など) のみが含まれます。この場合、レポートには、後でインプリメンテーションで実行されるような詳細な消費電力適化情報は含まれません。

Vivado IDE での消費電力適化レポートを表示するには、次の手順を実行します。

1. Flow Navigator で [Open Synthesized Design] または [Open Implemented Design] をクリックします。

2. [Tool] → [Report] → [Report Power Optimization] をクリックします。

この操作は、次の Tcl コマンドでも実行できます。

report_power_opt -name <report_name>


図 4-8 : 消費電力最適化オプション




3. [Report Power Optimization] ダイアログボックス (図 4-9) で次のオプションを指定してください。

° [Results name] : Vivado IDE で表示される消費電力適化レポートの名前を指定します。

° [Export to file] : オンにすると、 Vivado IDE に消費電力適化レポートだけでなく、テキスト形式のレポートも生成されます。テキストファイルのファイル名とディレクトリを指定し、TXT か XML 形式を選択します。

° [Open in a new tab] : オンにすると、この新しい消費電力適化レポートが現在 Vivado IDE で表示されているその他の消費電力適化レポートに追加されます。オフのままにしておくと、 Vivado IDE に現在表示されている消費電力適化レポートがすべてこの新しい消費電力適化レポートで上書きされます。

4. [OK] をクリックします。

消費電力適化レポートが Vivado IDE の結果ウィンドウエリアに表示されます。

消費電力適化レポートは、次のようなカテゴリ別に表示させることができます。

• [General Information] : デザインに関する情報、デザインのどの部分にザイリンクスデバイスがインプリメントされるか、この消費電力適化レポートを生成した Tcl コマンドなど

• [Summary] : 適化された BRAM、 SRL、スライスレジスタの数

• [Recommendations] : 消費電力改善目的でデザインをさらに適化するためにできること

• [Hierarchical Information] : Vivado の消費電力適化された BRAM、 SRL、シフトレジスタの詳細。図 4-10 では、インプリメンテーション中に適化された BRAM セルのリスト (Tool Gated BRAMs) が表示されています。


図 4-9 : [Report Power Optimization] ダイアログボックス


図 4-10 : Vivado IDE での消費電力最適化レポート




Vivado で実行される消費電力適化の詳細については、「消費電力の適化」および「ブロック RAM のWRITE_MODE の消費電力適化」を参照してください。

Tcl を使用した消費電力最適化の実行

Vivado には、消費電力適化用に 3 つの Tcl コマンドがあります。

• set_power_opt

• power_opt_design

• report_power_opt

これらのコマンドは、消費電力適化を有効にし、デザインの適化を適用する部分を指定し、実行された適化の効果をレポートします。

特定のコマンドのオプション、プロパティ、適用可能なエレメント、および戻り値は、次を参照してください。

• 「<command_name> -help」と入力

• 『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照 [参照 2]

• 『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903)[参照 3] を参照

消費電力最適化制約の設定

消費電力適化を実行する前に、オプションで消費電力適化制約を設定し、消費電力適化を実行するデザインの部分を特定できます。 set_power_opt コマンドを使用すると、消費電力適化にセルタイプ、階層レベル、クロックドメインを含めるかどうかなどを設定できます。

ヒント : この場合でも、 power_opt_design コマンドを使用して消費電力適化を有効にする必要があります。set_power_opt コマンドは、適化を実行する部分を指定するためにのみ使用します。

set_power_opt コマンドの構文は、次のとおりです。

set_power_opt [-include_cells <args>] [-exclude_cells <args>] [-clocks <args>] [-cell_types <args>] [-quiet] [-verbose]

例

次の例では、 BRAM および REG セルに対して消費電力適化を設定し、その後 SRL を追加しています。

表 4-1 : set_power_opt のオプション

オプション名省略可デフォルト説明

-include_cells ○ すべてクロックゲーティングに含めるセルを指定します。

-exclude_cells ○ なしクロックゲーティングから除外するセルを指定します。

-clocks ○ すべてのクロック

指定したクロックが供給されるセルにクロックゲーティングを適用します。

-cell_types ○ すべてクロックゲーティングを適用するセルタイプを指定します。 all、 bram、 reg、 srl、 none のいずれかを指定します。

-quiet ○ 該当なしコマンドエラーを無視します。

-verbose ○ 該当なしプログラム実行中メッセージの制限を解除し、すべてのメッセージを表示します。




set_power_opt -cell_types {bram reg}set_power_opt -cell_types {srl}

次の例では、 BRAM セルにのみ消費電力低かを設定し、その後 cpuEngine ブロックを適化から除外して、cpuEngine/cpu_dbg_dat_i ブロックを追加しています。

set_power_opt -cell_types bramset_power_opt -exclude_cells cpuEngineset_power_opt -include_cells cpuEngine/cpu_dbg_dat_i

消費電力最適化の実行

消費電力適化はデザイン全体またはデザインの一部 (set_power_opt を使用した場合) に実行して、消費電力を小限に抑えるようにできます。

消費電力適化は、デザインフローの配置前または配置後のいずれかで実行できますが、両方では実行できません。配置前の消費電力適化では、消費電力の節電量を大にすることに焦点が置かれ、まれにタイミングが悪化することもあります。タイミングの維持が主な目標の場合は、消費電力適化を配置後に実行するようにしてください。この場合、タイミングを維持した消費電力適化のみが実行されます。

典型的な配置前の消費電力適化のスクリプトは、次のようになります。

synth_designopt_designpower_opt_designplace_designroute_designreport_power

このコマンドの構文は、次のとおりです。

power_opt_design [-quiet] [-verbose]

消費電力最適化レポートの生成

report_power_opt コマンドを実行すると、ブロック RAM、 SRL、レジスタなど、消費電力適化が実行されたすべてのセルが階層別に示されます。各セルに使用されたイネーブルに関する情報と、イネーブルが Vivado で作成されたのかユーザーにより作成されたのかが示されます。

このコマンドの構文は、次のとおりです。

report_power_opt [-cell <arg>] [-file <arg>] [-quiet] [-verbose]

表 4-2 : power_opt_design のオプション







例

次の例では、 myopt.rep というファイルを作成し、デザイン全体の消費電力適化をレポートしています。

report_power_opt -file myopt.rep

次の例では、 myopt.rep というファイルを作成し、デザインの mctrl0 サブ階層の消費電力適化をレポートしています。

report_power_opt -file myopt2.rep -cell mcore0/mctrl0

消費電力最適化を使用した消費電力の最大限の削減

Vivado ツールで消費電力適化を実行したときに消費電力が大限に削減されるようにするには、消費電力適化をデザイン全体に実行し、デザインの一部を除外しないようにします。消費電力適化を有効にしても消費電力が削減されない場合は、デザインに制約が正しく付けられているかどうかを確認してください。デザインのすべてのレジスタに制約が付いているかどうかを確認するには、 check_timing コマンドを使用します。

デザインに正しく制約が付けられている場合は、消費電力適化に影響する可能性のあるコーディングスタイルがないかどうか確認します。潜在的な問題をデバッグするには、グローバルセットおよびリセット信号、ブロック RAMイネーブル生成、レジスタクロックゲーティングの 3 つを確認します。これらの部分で消費電力適化に生成されたイネーブルの数が少ない場合、コードまたは合成およびインプリメンテーションのオプション/プロパティを確認する必要がある可能性があります。

• グローバルセット / リセット信号

可能な限り、非同期セット / リセット信号を使用しないでください (特に、データパスまたはパイプラインフリップフロップ、ブロック RAM (BRAM))。

また、 power_opt_design でグローバルセット / リセット信号を dont_touch として制約し、イネーブルとして使用されないようにすることも考慮します。 HDL で dont_touch プロパティを設定すると、フローのすべての段階でこの属性が適用されます。このオプションは、消費電力適化用の XDC 制約として設定することをお勧めします。次にその例を示します。

set_property DONT_TOUCH true [get_cells u1]

後に、消費電力適化およびベクターレス消費電力予測の前に、グローバルセット / リセット信号の信号レートおよび確率が正しく設定されていることを確認してください。

• スライスレジスタおよび SRL

power_opt_design でデザインのスライスレジスタまたは SRL に対してクロックイネーブルが生成されない原因は、多数あります。次は、その例です。

° デザインに組み合わせループが存在する

° デザインへの主な入力がソースとなるフリップフロップおよび SRL にセット / リセット信号が使用されている

表 4-3 : report_power_opt のオプション


-cell ○ 上位指定したセルの消費電力適化をレポートします。

-file ○ なしレポートを出力するファイルを指定します。指定したファイルが既に存在する場合は、上書きされます。






° データパスフリップフロップに非同期セット / リセット信号が使用されている

° デザインに多数のクロックドメインがあり、クロックドメインをまたがっているためにイネーブルが生成されない

° SRL のサイズ :SRL のシフトレジスタの段数が大きいほど、すべての段に対して 1 つのクロックイネーブルを生成するのが困難になります。


ブロック RAM (BRAM) が多数使用されるデザインでは、消費電力を大きく削減できる可能性があります。Vivadoでは、さまざまな適化手法を使用してイネーブルを生成し、消費電力を削減します。 power_opt_design を使用しても BRAM のゲーティングがそれほど適用されていない場合は、次のような原因が考えられます。

° BRAM が主に FIFO18E1/FIFO36E1 セルである。これらのインスタンスはツールで適化できません。

° 推論またはインスタンシエートされたメモリが、A ポートと B ポートに別のクロックを使用した完全なデュアルポート (TDP) モードであり、 power_opt_design で適化できない。

° BRAM 自体または BRAM に供給されるアドレス /ライトイネーブルフリップフロップに非同期リセットが使用されている。

消費電力最適化後のタイミングの保持

消費電力適化では、消費電力を大限に削減しながら、タイミングへの影響は小限に抑えます。消費電力適化によりタイミングが悪化した場合は、この影響を補正するための手法を使用できます。

可能な場合、タイミングクリティカルでないクロックドメインまたはモジュールを特定し、 set_power_opt XDC コマンドを使用してそれらのみに消費電力適化を適用します。もクリティカルなクロックドメインがデザインの大部分を占めている場合や電力の大部分を消費している場合は、クリティカルパス上のセルが消費電力適化で削除されていないかどうかを確認します。消費電力適化で適化されたオブジェクトには、 IS_CLOCK_GATED プロパティが設定されます。これらのセルを消費電力適化から除外します。

クロックゲーティングが適用されたセルを検索するには、次の Tcl コマンドを使用します。

get_cells -hier -filter {IS_CLOCK_GATED==1}

Vivado IDE を使用している場合は、 [Find] ダイアログボックス (図 4-11) を使用してこれらのセルを検索できます。


図 4-11 : 消費電力最適化されたセルの検索




より簡単な方法は、BRAM に対する消費電力適化を制限することです。これによりタイミングへの影響が小限に抑えられますが、その効果はデザインの BRAM の数およびそれらがどのようにゲーティングされているかによります。



第 5 章

消費電力削減のためのヒントおよび手法

はじめにこの章では、消費電力を削減する手法およびその手法による総消費電力への効果を説明します。この情報は、時間、消費電力要件、使用可能なリソース、およびデザインの変更許容度などに合わせて適なオプションを評価する際に役立ちます。

システムレベル

冷却ストラテジ

冷却ストラテジは、デバイスで生成された熱が除去されて環境に吸収されるようにします。これらの冷却ストラテジは、デバイスのスタティック消費電力に大きく影響します。通常設計の初期段階で適用し、フロー後半になってからでは適用しづらくなります。

• エアフローを増やします。

• 周囲温度を下げます。

• ヒートシンク (さらに大きいヒートシンク ) を使用するか、または別のレギュレータを選択します。

電源ストラテジ

電圧は、スタティック消費電力およびダイナミック消費電力の両方に大きく影響します。電圧レベルのアクティブ制御により、指定の電圧がデバイスに適用されます。

• スイッチングレギュレータを使用する

スイッチングレギュレータは、リニアレギュレータと比べると電力効率は高くなりますが、コンポーネント数は多くなります。

• 調整可能なレギュレータを使用する

同じ電源で複数の FPGA に電力が供給される場合、 FPGA および消費電力がも消費されるデバイスの電圧値にできる限り近い値になるよう調整します。

• 許容誤差が厳しいレギュレータを選択する

デバイスの選択

• 製品に適したデバイスを選択する



システムレベル

デバイス選択の際に消費電力が主要な要素となってきています。集積度、機能、パフォーマンス要件に適で、消費電力要件も満たすデバイスを選択してください。

• デバイス数を小限に抑える

これにより、エリア、 I/O インターコネクトの消費電力、総リーク電流、およびその他の要素を抑えることができます。通常、プロセッサと FPGA などの複数のコンポーネントをサイズが大きめの 1 つの FPGA と置き換えると、スタティック消費電力を削減できます。

• 可能な限り小型のデバイスを選択する

これによりリーク電流が削減されます。通常、 1 つの FPGA ファミリでは同じパッケージを異なるダイサイズで使用できます。たとえば、プロトタイプ中および生産前には大きめのダイを使用し、量産段階では小さめのダイを使用することも可能です。

• 可能な限り大型のパッケージを選択する

これにより、放熱が増加します。パッケージが大きいほど、ダイの熱を環境に放散するエリアが大きくなります。パッケージの上面に装着するヒートシンクを大きくすると、下面のボールグリッドアレイを介してプリント回路基板に放散される熱を増やすことができます。

• 低電圧デバイスを使用する

一部のデバイスファミリには、低消費電力オプションがあります。電圧要件を下げると、スタティック消費電力およびダイナミック消費電力を大幅に削減できます。

• リーク電流が低いデバイスを使用する

一部のデバイスファミリでは、特定のスピードグレードまたは温度グレードを使用することにより、低リーク電流または低スタティック消費電力オプションを利用できます。これらのデバイスの価格は多少高くなりますが、電気代、冷却ハードウェア、およびシステム管理費をその価格以上に節約できる可能性があります。



デザインレベル

デザインレベル次のセクションでは、デザインの消費電力要件を満たすためにデザインに適用できる手法を示します。

デザインサイクルには、主に次の二つの状況で消費電力クロージャが含まれます。

• 制約が満たされた後、さらにデザインを適化する場合

または

• デザインが消費電力要件を超えている場合

制約が満たされた後にさらにデザインを最適化通常、開発プロセスのこの段階では、RTL、ボード電源、冷却パラメーターの変更は、検証に時間がかかったり、 PCBリスピンコストがかかったりするため、小限に抑える必要がありますが、この段階でも異なるツールオプションや制約を試して、ロジックおよび配線リソース数、コンフィギュレーション、およびアクティビティを適化できます。この適化により、ダイナミック消費電力が小限に抑えられ、同時にスタティック消費電力も削減されます。デザインマージンにもよりますが、ダイナミック消費電力を通常 15% ～ 20% 削減でき、一部のデザインではそれよ以上削減できます。

消費電力要件を超えている場合

通常この段階では、システムを市場にリリースする圧力が高く、ボード環境および冷却オプションなどのシステムに含まれる多くのパラメーターは詳細に定義されています。そのためエンジニアリング作業のやり直しは制限されますが、次の手法を使用すると、消費電力を削減できる可能性が高いエリアを特定できます。

手順 1 : 消費電力要件を超えている箇所の特定

GUI を使用している場合は Vivado™ 消費電力解析レポートの [Summary] ページ、コマンドラインを使用している場合はレポートファイル (.pwr) の Summary セクションを確認します。 [On-Chip Power] および [Power Supply] セクションで、消費電力分配の概要を確認できます。 [Summary] ページで要件を超えている消費電力の種類および電力量を確認します。

手順 2 : 焦点を置くエリアの特定

Vivado 消費電力解析レポートまたは Xilinx Power Estimator で詳細を確認します。環境パラメーター、各リソース、デザイン階層、クロックドメインで消費される電力を解析します。消費電力が高いエリアを見つけた場合は、次の情報を使用してその原因を特定できます。

手順 3 : 試行

上記の手順で特定した消費電力を適化するデザイン箇所の候補リストを確認し、簡単なものから順に並び替えて、実行する適化または試みを決定します。消費電力ツールでは What If? 解析を実行できるので、コードや制約を実際に変更したりインプリメンテーションを再実行したりせずに、デザインを変更して簡単に消費電力を予測できます。

リソースをより効果的に使用


° ブロック RAM の消費電力量は、イネーブルになっている時間に直接比例します。消費電力を削減するには、デザインでブロック RAM が使用されていないクロックサイクルで RAM イネーブル信号を Low にします。ブロック RAM の [Enable Rate] と [Clock] レートは、消費電力を適化する際にも重要なパラメーターです。




° TDP モードで書き込み中に出力ラッチが変更されない場合は、 NO_CHANGE モードを使用します。これが電力効率がも高いモードです。 SDP モードでは、 NO_CHANGE モードは WRITE_FIRST モードと同じなので、 NO_CHANGE モードはありません。

• I/O

I/O インターフェイスは、長距離を駆動する必要があり、寄生要素による影響を受ける可能性があるため、通常デバイスの消費電力要件の大部分を占めます。

° VCCAUX

できるだけ低い VCCAUX を使用します。これにより、この電源のスタティック消費電力およびダイナミック消費電力の両方が小限に抑えられます。

° 入力

内部で参照される入力規格の使用を制限します。

° IODELAY

IDELAY2 の HIGH_PERFORMANCE_MODE プロパティを FALSE に設定します。 FALSE に設定すると、出力ジッターは増加しますが、消費電力は小さくなります。

° IBUF_LOW_PWR

双方向 I/O および入力 I/O の IBUF_LOW_PWR プロパティを TRUE に設定します。デザインパフォーマンスでこの設定が許容されることを確認してください。

° I/O コンフィギュレーション

パフォーマンス要件に対して I/O 規格、駆動電流、およびオンチップ終端設定を確認し、トライステートが可能な DCI I/O 規格 (T_DCI) を使用して駆動電流を下げたり、終端を省いたり、外部終端を使用したりできないかを評価します。

° 出力

- 受信チップでサポートされる小のスルー /駆動電流/電圧を使用します。

- 並列終端よりも終端なしまたは直列終端を選択します。この決定には、シグナルインテグリティシミュレーションツールを使用できます。

- デバイスの温度要件、システムコスト、およびボードのスペース要件を考慮して、オンチップ終端とオフチップ終端のどちらが適しているかを検討します。

- 電圧幅の低い差動規格を使用できないかを検討します。

- アプリケーションで大型パラレルバスの代わりにトランシーバーを使用できないかを検討します。

- IBUF、 IODELAY などの I/O 機能の要件を評価し、許容される場合はディスエーブルにします。

• トランシーバー

° GTX/GTH/GTP トランシーバーでは、消費電力を削減できる可能性のあるパワーダウンモードがサポートされています。

° GTX/GTH レシーバーには、システムレベルでの消費電力とパフォーマンスのトレードオフに応じて、 2 種類の適応フィルターがあります。 GTX/GTH/GTP レシーバーには、チャネル損失が低く消費電力で適化された、電力効率の高い LPM (低消費電力モード ) という適応モードがあります。

° 各 GTX/GTH/GTP トランシーバーでは、 SATA (Serial ATA) および SAS (Serial Attach SCSI) 仕様に記述されている OOB (Out Of Band) シーケンスの生成と、 PCI Express 仕様に記述されているビーコンがサポートされています。 OOB シーケンスを使用しない場合、さらに消費電力を削減できます。

° トランシーバーを可能な数だけ 1 つのタイルにパックして、サポート回路の複製を小限に抑えます。

• ロジック

次の方法でデザイン記述を適化できます。




° ロジックの適化の妨げになり、配置配線リソースを多く使用する非同期の制御信号を小限に抑えます。

° 制御セット数を小限に抑えます。制御セットは、クロック、クロックイネーブル、セット、リセット、ライトイネーブル (LUT RAM の場合) 信号の固有グループです。 1 つのスライス内での信号数の制限および信号の共有のため、制御セットの情報は重要です。これは FPGA アーキテクチャによって異なりますが、制限に達すると、近接した関連ロジックをパックできず、配線リソースが増加する場合があります。

° パイプライン段を追加して、組み合わせロジックコーンのサイズを小限に抑えます。これにより、各クロックサイクルで信号が終ステートに到達するまで、レジスタ間のグリッチの伝搬を小限に抑えることができます。

° リソースのタイムシェアリングを使用します。この手法では、同じハードウェアリソースに異なるファンクションを時分割多重化することで、デバイスのリソース使用量を小限に抑えます。これにより、小さいデバイスを使用できるようになったり、配置配線の密集が緩和され、スタティック消費電力およびダイナミック消費電力を削減できます。

° 低速で類似しているプロセスは、別のリソースを使用せずに同じリソースで実行できます。ただし、処理するデータのバッファー処理、マルチプレクサ処理、初期化、および制御方法を慎重に検討する必要があります。複数の入力センサーを処理するなど、並列処理が行われるアプリケーションでこのような適化を実行します。入力と同じ数の処理ユニットを使用する代わりに、 1 つの処理ユニットを高速に実行できます。入力チャネルは順に処理しますが、各出力の応答時間は同じになります。 Xilinx Power Estimator の What If? 予測を実行すると、消費電力の削減が作業努力に値するかを判断できます。

° DSP およびブロック RAM のオプションのレジスタを使用します。たとえば、 DSP ブロックで乗算器またはMREG レジスタをイネーブルにすると、クロックサイクル間の内部グリッチの伝搬が小限に抑えられ、も電力効率の高いインプリメンテーションになります。

Vivado 消費電力最適化機能での試行

Vivado ツールで消費電力適化を実行したときに消費電力が大限に削減されるようにするには、消費電力適化をデザイン全体に実行し、デザインの一部を除外しないようにします。消費電力適化を有効にしても消費電力が削減されない場合は、グローバルセット / リセット信号、ブロック RAM イネーブルの生成の 3 つが主なデバッグの対象となります。これらの部分で消費電力適化に生成されたイネーブルの数が少ない場合、コードまたは合成およびインプリメンテーションのオプション/プロパティを確認する必要がある可能性があります。

重要 : Vivado 消費電力適化では、消費電力を大限に削減しながらタイミングへの影響は小限に抑えますが、場合によってはタイミングが悪化する場合があります。この影響を補正する方法は、第 4 章「消費電力適化後のタイミングの保持」を参照してください。

• グローバルセット / リセット信号

可能な限り、非同期セット / リセット信号を使用しないでください (特に、データパスまたはパイプラインフリップフロップ、ブロック RAM (BRAM))。

また、 power_opt_design でグローバルセット / リセット信号を dont_touch として制約し、イネーブルとして使用されないようにすることも考慮します。 HDL で dont_touch プロパティを設定すると、フローのすべての段階でこの属性が適用されます。このオプションは、消費電力適化用の XDC 制約として設定することをお勧めします。次にその例を示します。

set_property DONT_TOUCH true [get_cells u1]

後に、消費電力適化およびベクターレス消費電力予測の前に、グローバルセット / リセット信号の信号レートおよび確率が正しく設定されていることを確認してください。

• スライスレジスタおよび SRL

power_opt_design でデザインのスライスレジスタまたは SRL に対してクロックイネーブルが生成されない原因は、多数あります。次は、その例です。

° デザインに組み合わせループが存在する

° デザインへの主な入力がソースとなるフリップフロップおよび SRL にセット / リセット信号が使用されている




° データパスフリップフロップに非同期セット / リセット信号が使用されている

° デザインに多数のクロックドメインがあり、クロックドメインをまたがっているためにイネーブルが生成されない

° SRL のサイズ :SRL のシフトレジスタの段数が大きいほど、すべての段に対して 1 つのクロックイネーブルを生成するのが困難になります。


ブロック RAM (BRAM) が多数使用されるデザインでは、消費電力を大きく削減できる可能性があります。Vivadoでは、さまざまな適化手法を使用してイネーブルを生成し、消費電力を削減します。 power_opt_design を使用しても BRAM のゲーティングがそれほど適用されていない場合は、次のような原因が考えられます。

° BRAM が主に FIFO18E1/FIFO36E1 セルである。これらのインスタンスはツールで適化できません。

° 推論またはインスタンシエートされたメモリが、A ポートと B ポートに別のクロックを使用した完全なデュアルポート (TDP) モードであり、 power_opt_design で適化できない。

° BRAM 自体または BRAM に供給されるアドレス /ライトイネーブルフリップフロップに非同期リセットが使用されている。

Vivado 消費電力解析機能での試行

Vivado の [Report Power] ダイアログボックスで設定を変更して解析を実行し、消費電力への影響を確認できます。

° 環境 : 温度パラメーター、プロセス、または電圧を設定します。

° デザインのアクティビティ : デザインに含まれるネットまたはセルのアクティビティを調整します。 1 つまたは複数のアイテムを同時に変更します。次も変更できます。

- クロックドメイン : スイッチング周波数を調整します。

- グルーロジック : ダイナミックアクティビティレートを調整します。

- I/O : スタティックアクティビティおよびダイナミックアクティビティの確率を調整します。負荷容量や近端ボード終端など、デバイス出力に接続されている外部コンポーネントのパラメーターも調整できます。

- 信号 : データ信号のダイナミックアクティビティレートを調整します。制御信号では、スタティック確率を変更してクロックイネーブル、セット、またはリセットの複数の想定下で消費電力を評価できます。

- 特定のブロック : ダイナミックアクティビティ確率に加え、ブロック RAM のポートイネーブルまたはライトイネーブルなどの制御信号のアクティビティも調整できます。

Xilinx Power Estimatorr (XPE) での試行

XPE では、複数のソースにより開発されたモジュールの Vivado 消費電力解析結果をインポートし、これらの IPブロックをデバイスにインプリメントしたときの総消費電力を確認できます。また、ネットリストを変更しなくてはいけない状況を評価し、実際にコードを変更せずに消費電力への影響を評価できます。XPE では各ロジックエレメントまたは信号を個別に変更することはできないので、デザインのコアロジックでの精度は Vivado 消費電力解析よりも低くなります。

XPE では、次も試すことができます。

° リソース使用量

リソース数を減らしてみます。ロジックの一部をスライスロジックからブロック RAM や DSP などの専用ブロックにマップし直したり、またその逆を実行してみます。

° リソースコンフィギュレーション

デザインの I/O、ブロック RAM、クロックジェネレーター、およびその他のリソースに別のコンフィギュレーション設定を使用してみます。




RTL コードの変更

消費電力を削減するために RTL コードを変更する必要がある場合は、パイプラインを追加したり、キャリーチェーンや XOR ファンクションなどのアクティビティの高いロジックでリタイミングを実行してみたりできます。キャリーチェーンを含む長いパスは、低速のクロックドメインにあることが多いですが、グリッチが増え、デザインの消費電力が増加する原因となります。多くの場合、これらのパスをリタイミングまたはパイプライン処理すると有益です。

手順 4 : 変更を反映し、消費電力を確認

時間、パフォーマンス、およびリソース制約での適な変更を決定したら、これらを反映させます。一度に試すオプションや変更が多すぎると、競合や相互作用が発生する可能性があるため、結果が適にならない可能性があります。時間がある場合は一度に試すオプションを限定して、ほかの変更を加える前に消費電力およびその他の制約への影響を評価する方法が適です。




付録 A

その他のリソース

ザイリンクスリソースアンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、次のザイリンクスサポートサイトを参照してください。

http://japan.xilinx.com/support

ザイリンクス資料で使用される用語集は、次を参照してください。

http://japan.xilinx.com/company/terms.htm

ソリューションセンターデバイス、ツール、 IP のサポートについては、ザイリンクスソリューションセンターを参照してください。トピックには、デザインアシスタント、アドバイザリ、トラブルシュートヒントなどが含まれます。

リファレンス1. 『Vivado Design Suite ユーザーガイド : リリースノート、インストールおよびライセンス』 (UG973)

2. 『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)

3. 『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903)

4. 『Xilinx Power Estimator ユーザーガイド』 (UG440)

5. Vivado Design Suite ビデオチュートリアル (http://japan.xilinx.com/training/vivado/index.htm)

6. Vivado Design Suite 資料 (http://japan.xilinx.com/support/documentation/dt_vivado2013-1.htm)

http://japan.xilinx.com/cgi-bin/docs/rdoc?l=ja;v=2013.2;d=ug973-vivado-release-notes-install-license.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?l=ja;v=2013.2;d=ug835-vivado-tcl-commands.pdf


http://japan.xilinx.com/support

http://japan.xilinx.com/company/terms.htm

http://japan.xilinx.com/support/solcenters.htm

http://japan.xilinx.com/cgi-bin/docs/rdoc?l=ja;v=2013.2;d=ug903-vivado-using-constraints.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?l=ja;v=2013.2;d=ug440-xilinx-power-estimator.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.2;t=vivado+videos

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.2;t=vivado+docs

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